公开(公告)号：KR1020030006240A

公开(公告)日：2003-01-23

申请号：KR1020010041939

申请日：2001-07-12

Applicant: 삼성전자주식회사

Inventor： 고동환 ,  윤석훈 ,  박재현

IPC: H01L21/82

CPC classification number: H01L23/5258 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A method for forming a fuse is provided to enhance efficiency of a fabrication process by omitting a process for removing a fence. CONSTITUTION: A metal barrier and a metal layer are sequentially on a substrate(30). A metal line pattern is formed by etching sequentially the metal barrier and the metal layer of the first predetermined region. An insulating layer is continuously formed on the metal line pattern and the exposed substrate(30). The insulating layer of the second predetermined region is etched by using an etch gas including fluoro-carbon compound and fluoro-silicon compound. A metal line pattern having an insulating layer residue(36a) of the second predetermined region is exposed to define a fuse pattern region by etching the insulating layer of the second predetermined region. A fuse pattern(38) is formed by removing the metal layer from the metal line pattern of the fuse pattern region. A protective layer(40) is formed on an entire substrate of the resultant structure.

Abstract translation: 目的：提供一种用于形成保险丝的方法，以通过省略除去栅栏的过程来提高制造过程的效率。 构成：金属屏障和金属层顺序地在基片（30）上。 通过依次蚀刻第一预定区域的金属阻挡层和金属层形成金属线图案。 在金属线图案和暴露的基板（30）上连续地形成绝缘层。 通过使用包括氟碳化合物和氟 - 硅化合物的蚀刻气体来蚀刻第二预定区域的绝缘层。 通过蚀刻第二预定区域的绝缘层，露出具有第二预定区域的绝缘层残留物（36a）的金属线图案以限定熔丝图案区域。 通过从熔丝图案区域的金属线图案去除金属层来形成熔丝图案（38）。 在所得结构的整个基板上形成保护层（40）。

公开(公告)号：KR1020020051672A

公开(公告)日：2002-06-29

申请号：KR1020000081136

申请日：2000-12-23

Applicant: 삼성전자주식회사

Inventor： 서영호 ,  박재현

IPC: H01L21/00

Abstract: PURPOSE: A semiconductor device manufacturing apparatus is provided to prevent an eddy phenomenon and particles due to an abrupt pressure change by restraining abrupt inflow and outflow of an air. CONSTITUTION: A semiconductor device manufacturing apparatus comprises a chamber(50), a main pumping line(52) supplying a high vacuum pressure into the chamber(50), a slow pumping line(58) previously supplying a vacuum pressure before supplying the high vacuum pressure from the main pumping line(52) to the chamber(50), opening and shutting valves(56,60) respectively installed on the main pumping line(52) and the slow pumping line(58) for controlling inflow and outflow of an air to the chamber(50), and a variable valve(62) installed between the chamber(50) and the opening and shutting valve(60) for gradually intensifying the pressure of the chamber(50) by controlling the supplying volume of the vacuum pressure.

Abstract translation: 目的：提供一种半导体器件制造装置，用于通过抑制空气的突然流入和流出来防止由于突然的压力变化引起的涡流现象和微粒。 构成：半导体器件制造装置包括：腔室（50），向腔室（50）提供高真空压力的主泵送管线（52）;在提供高真空之前预先提供真空压力的缓慢泵送管线（58） 从主泵送管线（52）到室（50）的压力，分别安装在主泵送管线（52）上的打开和关闭阀（56,60）和用于控制主泵 空气到室（50）和安装在室（50）和打开和关闭阀（60）之间的可变阀（62），用于通过控制真空的供应体积来逐渐增强室（50）的压力 压力。

公开(公告)号：KR1020010068249A

公开(公告)日：2001-07-23

申请号：KR1020000000059

申请日：2000-01-03

Applicant: 삼성전자주식회사

Inventor： 박재현

IPC: G06F7/38

Abstract: PURPOSE: A calculator performing an overflow manipulation is provided to output a result similar to a desired result when overflow occurs. CONSTITUTION: The calculator includes a plurality of input registers(12,13), an arithmetic logic unit(11), an overflow bit(16), a carry decreasing unit(14), a carry increase flag(17) and a result register(15). The arithmetic logic unit performs a predetermined calculation on the data received by the input registers and outputs the result. The overflow bit is activated when the overflow occurs on the result of the arithmetic logic unit. The carry decreasing unit(14) decreases the carry of the output of the arithmetic logic unit on every activation of the overflow bit and stores the overflow bit on the most significant bit. The carry increase flag performs down-counting on every activation of the overflow bit. The result register shifts-up the result stored in the carry decreasing unit(14) by the bit number counted at the carry increase flag and stores the result.

Abstract translation: 目的：提供执行溢出操作的计算器，以在溢出发生时输出类似于所需结果的结果。 构成：计算器包括多个输入寄存器（12,13），算术逻辑单元（11），溢出位（16），进位减少单元（14），进位增加标志（17）和结果寄存器 （15）。 算术逻辑单元对由输入寄存器接收到的数据执行预定的计算，并输出结果。 当溢出发生在算术逻辑单元的结果时，溢出位被激活。 进位减少单元（14）在每次激活溢出位时降低算术逻辑单元的输出的进位，并将溢出位存储在最高有效位上。 进位增加标志在溢出位的每次激活时执行递减计数。 结果寄存器将进位递减单元（14）中存储的结果向上移动在进位增加标志处计数的位数，并存储结果。

公开(公告)号：KR1020000042903A

公开(公告)日：2000-07-15

申请号：KR1019980059200

申请日：1998-12-28

Applicant: 삼성전자주식회사

Inventor： 박재현

IPC: H04L12/56

CPC classification number: H04L12/5601 ,  H04L2012/565 ,  H04L2012/5674

Abstract: PURPOSE: A buffer for rearranging cells is provided to use a relative time which takes the cell comes a switch network, as zero, without requesting a common clock for a time stamp. CONSTITUTION: A buffer for rearranging cells comprises a maximum delay register(218), a base address raise register(216), cell buffer(212), delayer(214), a cell address generator, a multiplexer(224), a memory address register(226), a memory buffer register(234), a cell buffer memory(236), a first flipflop(228), a memory assigning map(230), and a second flipflop(232). The maximum delay register(218) has a specific initial value by initializing as a maximum of slots storing cells, and outputs a maximum delay by the specific initial value, through an internal clock. The base address raise register(216) stores a base address of a circulating range by raising the initial value one by one with the circulating type by a cell time clock, and outputs the base address by the internal clock. The cell storage address generator is composed of a subtracter(220) and an adder(222). The cell buffer memory(236) stores cells applied from the memory buffer register(234) in a cell storage address, and outputs a cell responded to a base address the memory address register indicates. The first flipflop(228) latches the cell reaching signal. The memory assigning map(230) stores in a bit responded to the cell storage address which the memory address register indicates, so as to respond to the cell stored available cell information of the cell responded to a signal reaching a latched cell, and outputs available cell information to the bit. The second flipflop(232) latches the available cell information.

Abstract translation: 目的：提供用于重新排列单元的缓冲器，以使用相对时间，该时间将单元格作为交换机网络，为零，而不需要时间戳的公共时钟。 构成：用于重排单元的缓冲器包括最大延迟寄存器（218），基地址提升寄存器（216），单元缓冲器（212），延迟器（214），单元地址生成器，多路复用器（224），存储器地址 寄存器（226），存储器缓冲寄存器（234），单元缓冲存储器（236），第一触发器（228），存储器分配映射（230）和第二触发器（232）。 最大延迟寄存器（218）具有特定的初始值，通过初始化存储单元的时隙的最大值，并通过内部时钟将特定初始值的最大延迟输出。 基地址提升寄存器（216）通过以循环类型逐个地通过单元时钟提升初始值来存储循环范围的基址，并且通过内部时钟输出基地址。 单元存储地址发生器由减法器（220）和加法器（222）组成。 单元缓冲存储器（236）将从存储器缓冲寄存器（234）施加的单元存储在单元存储地址中，并输出响应于存储器地址寄存器指示的基地址的单元。 第一触发器（228）锁存单元达到信号。 存储器分配映射（230）存储响应于存储器地址寄存器指示的单元存储地址的位，以响应于存储到存储单元的信号响应的单元存储的可用单元信息，并输出可用 单元格信息到位。 第二个触发器（232）锁存可用的单元信息。

公开(公告)号：KR1020000027251A

公开(公告)日：2000-05-15

申请号：KR1019980045147

申请日：1998-10-27

Applicant: 삼성전자주식회사

Inventor： 김남중 ,  김홍일 ,  박재현 ,  윤석훈

IPC: H01L21/02

Abstract: PURPOSE: A wafer box having a sliding type cover is provided to prevent a run accident which could happen in opening and closing the cover of the wafer box, and eliminate the need for an area occupied by the cover of the wafer box on a station in opening the cover. CONSTITUTION: In a wafer box having a wafer box body and a wafer box cover, the body has a vacant space of enough depth so that the cover can be inserted. And the cover has a groove at which both ends of the cover mashes with both side walls in the vacant space of the body and is slided to the vacant space of the body when the wafer box is open.

Abstract translation: 目的：提供具有滑动式盖的晶片盒，以防止在打开和关闭晶片盒的盖子时可能发生的运行事故，并且不需要在车站上的晶片盒盖的占用面积 打开盖子 构成：在具有晶片盒体和晶片盒盖的晶片盒中，主体具有足够深度的空间，从而可以插入盖。 并且盖具有凹槽，盖的两端与主体的空闲空间中的两个侧壁相混合，并且当晶片盒打开时被滑动到主体的空闲空间。

公开(公告)号：KR1020000007264A

公开(公告)日：2000-02-07

申请号：KR1019980026484

申请日：1998-07-01

Applicant: 삼성전자주식회사

Inventor： 이재봉 ,  박재현 ,  손권

IPC: H01L21/28

Abstract: PURPOSE: A metal layer forming method of semiconductor device is provided to improve degree of confidence by preventing depression of aluminium layer. CONSTITUTION: The method comprises the steps of: forming a insulation layer on a semiconductor substrate, removing the insulating layer so as to form a contact hole, forming tungsten layer on the insulation layer having the contact hole, removing the tungsten layer so as to form tungsten layer only within the contact hole, forming aluminium layer on the insulating layer formed the tungsten layer, reflowing the semiconductor substrate formed the aluminium layer by predetermined temperature.

Abstract translation: 目的：提供半导体器件的金属层形成方法，通过防止铝层的凹陷来提高置信度。 构成：该方法包括以下步骤：在半导体衬底上形成绝缘层，去除绝缘层以形成接触孔，在具有接触孔的绝缘层上形成钨层，去除钨层从而形成 钨层仅在接触孔内，在绝缘层上形成铝层形成钨层，回流半导体衬底，形成铝层预定温度。

公开(公告)号：KR100205214B1

公开(公告)日：1999-07-01

申请号：KR1019960061611

申请日：1996-12-04

Applicant: 삼성전자주식회사

Inventor： 박재현

IPC: H04N5/92 ,  H04N19/91 ,  H04N19/60

Abstract: 본 발명은 압축 비디오 데이터의 디코딩장치 및 방법에 관한 것으로서, 특히 비디오 비트스트림신호가 입력되었는가 검출하는 단계; 비디오 비트스트림신호가 입력되면 메모리에 저장하는 단계; 상기 메모리에 저장된 데이터를 가변길이 디코딩시키는 단계; 상기 가변길이 디코딩된 데이터를 상기 메모리에 다시 저장하는 단계; 상기 메모리에 저장된 데이터를 역이산 코사인 변환을 수행하는 단계; 상기 역이산 코사인 변환된 일련의 데이터를 동보정처리하는 단계; 및 상기 동보정처리된 데이터를 신장된 비디오 데이터로 출력하는 단계로 이루어지는 것을 특징으로 한다.
따라서, 본 발명은 입력되는 비디오 비트스트림 데이터를 가변길이 디코딩시켜 데이터가 완전하게 압축이 풀어지지 않은 상태에서 메모리로 저장시키므로서, 압축 비디오 데이터의 디코딩 장치의 메모리 크기를 줄일 수 있다.

公开(公告)号：KR100168021B1

公开(公告)日：1999-03-20

申请号：KR1019960029420

申请日：1996-07-19

Applicant: 삼성전자주식회사

Inventor： 김태성 ,  고성현 ,  박재현

IPC: H03K3/10

Abstract: 본 발명은 본 발명은 다중 비트의 버스상에서 서로 독립적으로 발생되는 원-샷 시그널을 검출하여 출력할 수 있는 회로에 관한 것으로서, 다중 비트 버스상의 여러 비트중 한 비트에서 발생된 단안정 신호에 의한 서비스중에 또 다른 비트에서 단안정 신호가 발생하였을때 단안정 신호를 검출해 가는 판독신호의 주기가 가변적인 경우에 발생될 수 있는 오류를 방지하기 위한 것이다
이를 위하여 본 발명은 단안정 신호가 입력되면 출력을 발생하고 리드신호의 상승에지 검출신호에 의해 초기화되는 제 1 래치; 리드신호의 상승에지 검출신호에 의해 구동되어 상기 제 1 래치의 출력을 입력받고, 리드신호의 하강에지 검출신호에 의해 초기화 되는 제 2 래치; 리드신호의 하강에지 검출신호에 따라 상기 제 1 래치의 출력과 제 2 래치의 출력중의 하나를 선택하여 단안정 신호가 발생된 비트위치를 검출하는 멀티플렉서로 구성함에 있다.

公开(公告)号：KR100154788B1

公开(公告)日：1998-12-15

申请号：KR1019950040099

申请日：1995-11-07

Applicant: 삼성전자주식회사

Inventor： 박재현

IPC: H03M1/00

Abstract: 이 발명은 상보형모스트랜지스터를 사용한 병렬비교기형 아날로그/디지탈 변환기에 관한 것이다.
이 발명의 구성은 기준전압을 수신하여, 직렬로 연결된 다수의 모스트랜지스터들에 의해 기준전압을 분압하여, 각각의 모스트랜지스터들 사이의 노드로 다수의 분압전압들을 출력하는 기준전압발생기; 아날로그입력신호를 양극단자로 수신하고, 다수의 분압전압들을 음극단자로 수신하고, 바이어스전압을 수신하고, 바이어스전압에 의해 인에이블이 될 때, 아날로그입력신호를 각각의 분압전압들과 비교하여 디지털신호들을 출력하는 다수의 비교기; 다수의 비교기들의 다수의 디지털신호들을 수신하여 N비트의 이진코드값으로 변환하여 이진디지탈데이타를 출력하는 인코더로 이루어져 있다.
이 발병의 효과는, 기준전압발생기의 레이아웃면적을 줄이고, 비교기의 제작경비 및 제작기간을 줄일 수 있는 병렬비교기형 아날로그/디지탈 변환기를 제공할 수 있다.

公开(公告)号：KR1019980023245A

公开(公告)日：1998-07-06

申请号：KR1019960042697

申请日：1996-09-25

Applicant: 삼성전자주식회사

Inventor： 박재현

IPC: G11C7/00

Abstract: 여기서 개시되는 3 상 인버팅 버퍼 회로의 출력 전압은 입력 전압의 스윙에 따라서 안정된 응답 특성을 가지는 전압 레벨들(V
DD -△V, Vss+△V)로 스윙된 후, 서서히 전원 전압(V
DD ) 또는 접지 전압(Vss)으로 천이된다. 이로써, 3 상 인버팅 버퍼 회로의 출력단에서 전압 바운싱이 발생되지 않으므로 빠른 응답 특성을 가진다.