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公开(公告)号：KR1019960025008A
公开(公告)日：1996-07-20
申请号：KR1019940034788
申请日：1994-12-17
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 이동 통신 시스팀 내부의 이중화된 노드 유지 보수 장치가 다수의 중계선 장치의 초기화 및 유지 보수 기능을수행하기 위한 이중화된 노드 유지 보수 장치와 중계선 장치의 정합 장치에 관한 것으로, 이중화 제어 케이블(103)로 연결된 제1 및 제2 노드 유지 보수 장치(100, 101); 상기 제1 및 제2 노드 유지 보수 장치(100, 101)와 병렬 데이타선/어드레스선으로 정합된 다수의 중계선 장치; 이중화된 상기 제1 및 제2 노드 유지 보수 장치(100, 101)가 상대방측에 연결된다수의 중계선 장치를 액세스할 수 있도록 연결된 케이블(110, 111)을 구비하는 것을 특징으로 하며, 이동 통신 시스팀내부 프로세서간 통신 경로를 제공하는 노드로부터 HDLC프레임을 송수신하여 중계선으로 프레임을 전송하는 각각의 중계선 장치 내부에 자체적인 유지보수 기능을 두지 않고 이중화된 노드 유지 보수 장치에 다수의 중계선 장치 관리 기능을구현하여 중계선 장치에서 유지 보수 기능 구현을 위한 제어 회로와 주변 회로를 없앰으로서 중계선 보드 내부의 기능이간단해졌으며 경제적인 잇점과 중계선 장치의 유지 보수 기능이 간단해지는 효과가 있다.
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公开(公告)号：KR1019960005743B1
公开(公告)日：1996-05-01
申请号：KR1019930030003
申请日：1993-12-27
Applicant: 한국전자통신연구원
IPC: H03K3/00
Abstract: The data transmit acknowledgement signal generator comprises a buffering unit for receiving and outputting a data transmit acknowledgement signal of a standby part of the generator through a dual bus system; a control signal generating unit for generating a data transmit end signal; a signal transmitter of an active part; a controller, in which if there is no data transmit end signal input from the process for a given time, for outputting a bus system error signal and a re-access signal by receiving the system control signal, or for outputting the re-access error signal and a program counter if there is an error in the active part; a control signal buffering unit; and a signal transmitting unit of the standby part.
Abstract translation: 数据发送确认信号发生器包括：缓冲单元，用于通过双总线系统接收和输出发电机待机部分的数据发送确认信号; 控制信号生成单元，用于生成数据发送结束信号; 有源部分的信号发射器; 控制器，其中如果在给定时间内没有从处理输入的数据发送结束信号，用于通过接收系统控制信号输出总线系统错误信号和重新访问信号，或者用于输出重新访问错误 信号和程序计数器，如果有效部分有错误; 控制信号缓冲单元; 和备用部分的信号发送单元。
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公开(公告)号：KR1019960003784B1
公开(公告)日：1996-03-22
申请号：KR1019930025732
申请日：1993-11-29
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: first and second bridge nodes connected to each other and transmitting/receiving a doubling switching signal, for executing communication between one inter-processor communication unit network and another network, one of the first and second bridge nodes maintaining an operation state and the other maintaining a standby state; third and fourth bridge nodes connected to each other and transmitting/receiving a doubling switching signal, for executing communication between other inter-processor communication unit network and another network, one of the third and fourth bridge nodes maintaining the operation state and the other maintaining the standby state; and a U-link for crossing and connecting one to one the first and second bridge nodes and the third and fourth bridge nodes.
Abstract translation: 第一和第二桥接节点彼此连接并且发送/接收双重切换信号，用于执行一个处理器间通信单元网络和另一个网络之间的通信，所述第一和第二网桥节点之一保持操作状态，而另一个保持 待机状态 第三和第四桥节点彼此连接并且发送/接收双重切换信号，用于执行其他处理器间通信单元网络与另一网络之间的通信，第三和第四网桥节点之一保持操作状态，而另一个保持 待机状态 以及用于跨越并连接第一和第二桥节点以及第三和第四桥节点的一对一的U形链路。
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公开(公告)号：KR1019960006350A
公开(公告)日：1996-02-23
申请号：KR1019940016752
申请日：1994-07-12
Applicant: 한국전자통신연구원
IPC: H04B7/15
Abstract: 본 발명에서는 반향을 제거하기 위한 복수의 디지틀 적응필터들 대신 다수의 신호 처리기(Digital Signal Processor;DSP)를 사용하고, DSP들의 동작 및 제어에 필요한 DSP프로그램을 DSP에 내장시키지 안혹 하나의 외부기억장치(예를 들며, EPROM)에 저장시켜 놓고 필요시마다 1컵 컨트롤러의 제어에 의해 다수의 DSP들이 외부기억장치로 부터 상기 DSP프로그램을 다운로딩(down-loading)받아 반향제거를 수행하도록 한다.
또한, 1칩 컨트롤러와 다수의 DSP들 간의 통신에 있어서도, 1칩 컨트롤러가 다스 중제 역활을 하도록 함으로써 별도의 버스 중재 회로 없이 버스를 공통으로 사용하여 그들이 통신하도록 한다.
이로써, 각 DSP들을 위한 추가의 ROM 혹은 RAM 이 필요없을 뿐만 아니라 버스 중재를 위한 별도의 버스중재 피로가 필요없음으로써, 본 발명을 작용하여 방향 제기회로를 구현하면, 그 회로의 구현이 용이하면서도 소형의 제품을 생산할 수 있고 생산비를 절감할 수 있다.-
公开(公告)号：KR1019960003146A
公开(公告)日：1996-01-26
申请号：KR1019940014066
申请日：1994-06-21
Applicant: 한국전자통신연구원
IPC: H04L27/01
Abstract: 본 발명은 디지탈 이동통신 교환망(PLMN)과 공중 전화망(PSTN)의 연동시 발생되는 반향을 제기하는 반향제거기(echo canceller)의 제어에 관한 것으로, 제어 프로세서인 TSP의 명령에 따라 내장된 프로그램에 외해 반향 제거기 전체를 제어하고 관리하는 1칩 컨트롤러(100)와, 1칩 컨트롤러(1O0)의 어드레스 중 4개를 입력으로 하여 7개의 래치(120~180)와 듀얼 포트 RAM(1lO) 중 필요에 의해 해당 레치 및 듀얼 포트 RAM(110)을 선택적으로 인에이블/디스에이블시키는 신호를 출력하는 디코디(110)와, 다수의 DSP 가운데 둘 이상의 DSP가 동시에 l칩 컨트롤러(100)에게 인터럽트를 출력하는 경우라도 우선 순위에 따라 하나만을 선택하는 동시에 다수의 DSP 중에서 어느 DSP가 인터럽트를 빌생했는지를 1칩 컨드롤러(100)가 인식한 수 있게 하는 인터럽터 인코더(120)와, l칩 컨트롤러(lOO) 가 다수의 DSP 중에서 임의의 DSP에게 보낼 정보가 있을 때 이 정보를 1칩 컨트롤러(100)의 데이타 포트를 통해 쓰기 위한 제1데이타 래치(120)과, 다수의 DSP 중에서 1칩 컨트롤러(1OO)로 루터 정보를 받은 DSP가 이에 내한 응답으로 DSP 컨트롤러(lOO)에게 응답 정보들 보내거나 다수의 DSP 중 임의의 DSP가 1칩 컨트롤러(100)에게 보낼 정보가 있을 때 1칩 컨트롤러(1OO)의 허락 후에 DSP의 데이타 포트를 통해 정보를 쓰기 위한 제2데이타 레치(130)와, 하나의 EPROM으로 부디 다수의 DSP 내부 메모리로 DSP 프로그램을 다운로닝할 때, 필요에 의해서 1칩 컨트롤러(100)가 DSP에게 인터럽트를 거는 데 사용되는 제1인터럽트 래치(140)과, 1칩 컨트롤러(1O0)와 다수의 DSP 중 임의의 DSP간의 통신시, 필요에 의해 1칩 컨트롤러(100)가 DSP에게 인터럽트를 거는 데 사용되는 제2인터럽트 래치(l5 O)와, 1칩 컨트롤러(100)가 다수의 DSP 각각에 대해 리셋 신호의 인에이블 및 디스에이블을 제어할 때 사용하는 리셋 래치(160)와, 하나의 EPROM으로 부터 다수의 DSP 내부 메모리로 DSP 프로그램을 다운로딩하는 경우에 다운로딩 받는 해당 DSP에 방해를 주지 않도록 1칩 컨트롤러(1O0)가 해당 DSP를 제외한 모든 DSP의 외부 버스 및 신호라인을 고 임피던스 상태로 해주기 위해 사용되는 OFF 래치(170)와, 컨트롤러(1O0)가 다수의 DSP를 필요에 의해 선택적으로 HOLD 신호를 인에이블하여 외부 버스 및 신호라인을 고 임피던스 상태로 만들기 위하여 사용된 HOLD 래치(180)와, TSP와 컨트롤러(100) 상호 간의 정보 교환을 위한 데이타 비퍼 역할을 하는 듀얼 포트 RAM(200)으로 구성되며, 1칩 컨트롤러(1O0)를 이용하여 반향제거기를 구성하는 다수의 DSP들을 하나의 EPROM으로 부터 프로 램을 다운로딩 받고 제어 프로세서인 TSP의 명령에 따라 반향 제거기를 제어하고 관리한다.
이로써, 본 발명에 의하면 컨트롤러(100)가 DSP 다운로딩 및 DSP와의 통신 버스 중재 역할을 하므로 별도의 버스 중재 회로가 필요없다.
반향 제거기를 제어 및 관리하는 기능이 컨트롤러(1O0)에 내장된 프로그램에 의해 수행되기 때문에 향후의 기능 추가 및 삭제시에 반향 게거기의 변경없이 모듈화된 컨트롤러(1O0)의 프로그램만 수정하면 되므로 융통성 있는 반향제거 회로를 구현할 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1019950013173B1
公开(公告)日：1995-10-25
申请号：KR1019920026101
申请日：1992-12-29
IPC: H04Q11/04
Abstract: The apparatus comprises an upper processor matching unit for matching a universal processor with a peripheral circuit, and transmitting/receiving a control signal therefrom; a universal processor and peripheral circuit for receiving the control signal of the upper processor, performing a function through a common memory unit by means of a single chip processor and peripheral circuit, and sending the overall operations to the upper processor; a common memory unit for communicating with the universal and single chip processor in the interrupt manner; a single chip processor and peripheral circuit for treating the HDLC data from the HDLC treat unit depending upon the command of the universal processor at a high speed, and sending the data to a HDLC treat unit; a HDLC treat unit for transmitting the HDLC data to the TS determined according to the command of the single chip processor and peripheral circuit; a matching circuit for connecting the time switch with the HDLC treat unit through the PCM path; and a clock supply and resetting circuit for providing clocks to be used in the universal and single chip processors, in case of turn on power, resetting the processors, producing the control signal through the common memory unit by means of the universal processor and peripheral circuit and the single chip processor and peripheral circuit, and performing an independent function, regardless of the control signal.
Abstract translation: 该装置包括用于将通用处理器与外围电路匹配的上位处理器匹配单元，以及从其发送/接收控制信号; 用于接收上位处理器的控制信号的通用处理器和外围电路，通过单个芯片处理器和外围电路通过公共存储器单元执行功能，并将整个操作发送到上位处理器; 用于以中断方式与通用和单芯片处理器通信的通用存储器单元; 单芯片处理器和外围电路，用于根据通用处理器的高速命令从HDLC处理单元处理HDLC数据，并将数据发送到HDLC处理单元; HDLC处理单元，用于将HDLC数据发送到根据单芯片处理器和外围电路的命令确定的TS; 用于通过PCM路径将时间开关与HDLC处理单元连接的匹配电路; 以及用于在通用和单芯片处理器中提供时钟的时钟供应和复位电路，在接通电源的情况下，复位处理器，通过通用处理器和外围电路通过公共存储器产生控制信号 和单芯片处理器和外围电路，并且执行独立的功能，而不管控制信号。
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公开(公告)号：KR1019950022140A
公开(公告)日：1995-07-28
申请号：KR1019930027120
申请日：1993-12-09
Applicant: 한국전자통신연구원
IPC: H03M13/00
Abstract: 본 발명은, 하나의 에러에 대해서는 한번의 처리만 수행하고 에러발생 신호를 정상으로 복구시켜 신속하게 에러를 감지하여 에러를 처리하므로써 장애 발생에 대한 파급 효과를 극소화 하는데 그 목적이 있으며, 상기 목적을 달성하기 위하여 본 발명은, 여러 종류의 에어중 하나의 에러가 발생되었을 경우 에러의 데이터를 래치하기 위한 에러 래치부(100), 에러발생의 유무를 판단하여 에러 발생시 에러 데이터의 래치를 위한 신호 및 에러 발생 유무를 CPU나 주변 디바이스에 알려주는 신호를 발생시키는 비교부(500), 에러 리드 신호를 발생하는 어드레스 디코더(600), 여러 종류의 래치된 데이터를 리드 신호에 따라 해당 에러 데이터를 출력하도록 하는 디코더부(300), 디코더에서 출력된 에러 데이터의 출력을 위한 출력 버퍼부(400), 출력버퍼부의 데이터 데이터 버스에 출력하기 위한 출력버퍼 제어부(100)를 구비한다.
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公开(公告)号：KR1019950022075A
公开(公告)日：1995-07-26
申请号：KR1019930030003
申请日：1993-12-27
Applicant: 한국전자통신연구원
IPC: H03K3/00
Abstract: 본 발명은 이중화 보드의 데이터 전송확인 신호 발생 브럭도로서 액티브측 주프로세서 보드가 정상적으로 동작중일때 시스팀 버스로 데이터 액세스시 발생되는 데이터 전송 확인 신호(DTACK-S, DTACK-D) 및 액세스 실패 유무를 나타내는 신호(BERR-S, BERR-D)등을 제어하는 제어신호버퍼(55)와; 액티브/스탠바이측 액세스 유무를 구분하여 상기 제어신호버퍼(55)를 제어하는 제어부(100)와; 상기 제어신호 버퍼(55)에서 전송된 신호를 스탠바이측에 데이터 전송확인 신호를 전송하기 위한 스탠바이 신호 전송부(99)와; 스탠바이측 데이터 전송확인 신호를 액티브측에 전송하기 위한 버퍼(88)와; 상기 버퍼(88)의 출력과 시스팀 버스에 실려 있는 데이터 전송 확인 신호(DTACK-S)를 받아 데이터 전송 종료 확신호(DTACK-D)를 생성하는 제어신호 발생부(77)와; 상기 제어신호 발생부(77)에서 발생된 데이터 전송 확인 신호를 시스팀 버스에 전송하는 신호전송부(66)를 포함하여 이루어지는 것을 특징으로 한다.
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公开(公告)号：KR1019950005590B1
公开(公告)日：1995-05-25
申请号：KR1019920014228
申请日：1992-08-07
IPC: H04M7/00
Abstract: The echo cancelling device comprises the ASP(23) deciding whether the echo cancel operation is needed or not; the control interface(20) interfacing between the ASP(23) and the TSP(19); the time switch device(16) operating switching function in response to the ASP(23) and the TSP(19); the echo cancelling circuit(15) performing echo cancelling function by the control signal from the TSP(19); the repeater interfacing circuit(17) connected to the DTIP(22) and the control interface(20) to communicate with the PSTN; the signal service circuit(18) generating many kinds of tone signals; the signal service processor(21) sending the message received via the signal service circuit(18) to the corresponding processors by way of the control interface(20).
Abstract translation: 回波消除装置包括：ASP（23）决定是否需要回波消除操作; 所述控制接口（20）在所述ASP（23）和所述TSP（19）之间进行接口连接; 时间切换装置（16）响应于ASP（23）和TSP（19）而操作切换功能; 回波消除电路（15）通过来自TSP（19）的控制信号执行回波消除功能; 连接到DTIP（22）和控制接口（20）的中继器接口电路（17）与PSTN通信; 信号服务电路（18）产生多种音调信号; 信号服务处理器（21）通过控制接口（20）将经由信号服务电路（18）接收的消息发送到相应的处理器。
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