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公开(公告)号：CN108874701A
公开(公告)日：2018-11-23
申请号：CN201810376289.5
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G06F13/16
CPC classification number: G06F3/0659 , G06F3/0604 , G06F3/0656 , G06F3/0685 , G06F12/0292 , G06F12/0868 , G06F12/0895 , G06F13/16 , G06F2212/1024 , G06F2212/1048 , G06F2212/214 , G06F2212/313 , G06F13/1694 , G06F13/1673
Abstract: 提供用于混合存储器中的写入和刷新支持的系统和方法。一种存储器模块包括：存储器控制器，包括：主机层；介质层，被连接到非易失性存储器；逻辑核，被连接到主机层、介质层和易失性存储器，其中，逻辑核存储包括多个行的第一写入组表，并且逻辑核被配置为：接收包括高速缓存行地址和写入组标识符的持久写入命令；接收与所述持久写入命令相关联的数据；将所述数据写入到易失性存储器的所述高速缓存行地址；将所述高速缓存行地址存储在第二写入组表的多个缓冲器中的被选择的缓冲器中，其中，所述被选择的缓冲器与所述写入组标识符相应；更新第一写入组表的行以标识所述被选择的缓冲器的包括有效条目的位置，其中，所述行与所述写入组标识符相应。
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公开(公告)号：CN107153616A
公开(公告)日：2017-09-12
申请号：CN201710125176.3
申请日：2017-03-03
Applicant: 三星电子株式会社
IPC: G06F12/02 , G06F13/16 , G11C11/406 , G11C16/14 , G11C29/42
CPC classification number: G06F12/023 , G06F12/0246 , G06F13/1668 , G06F2212/7211 , G11C11/406 , G11C16/14 , G11C29/42
Abstract: 一种存储器模块包括存储器阵列、接口和控制器。存储器阵列包括存储器单元的阵列，并且被配置为双列直插存储器模块(DIMM)。DIMM包括多个连接，这些连接已经从标准DIMM引脚分配配置改用以将存储器设备的操作状态连接到主机设备。接口耦合到存储器阵列和DIMM的多个连接以将存储器阵列通过接口连接到主机设备。控制器耦合到存储器阵列和接口，并且控制存储器阵列的至少一个刷新操作、控制存储器阵列的纠错操作、控制存储器阵列的存储器擦除操作并且控制阵列的损耗均衡控制操作，并且控制器与主机设备连接。
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公开(公告)号：CN107066392A
公开(公告)日：2017-08-18
申请号：CN201710019237.8
申请日：2017-01-11
Applicant: 三星电子株式会社
Inventor： 林璇渶
IPC: G06F12/02
CPC classification number: G06F12/0238
Abstract: 提供一种存取易失性存储器装置、非易失性存储器装置及对所述易失性存储器装置及所述非易失性存储器装置进行控制的控制器的方法、一种存储器模块以及一种存取第一类型的高速缓存存储器及第二类型的主存储器的方法。存取易失性存储器装置、非易失性存储器装置及对所述易失性存储器装置及所述非易失性存储器装置进行控制的控制器的方法包括：由所述控制器在第一定时经由第一线接收与所述易失性存储器装置及所述非易失性存储器装置相关联的行地址；由所述控制器在第二定时经由第二线接收与所述非易失性存储器装置相关联的扩展地址；以及由所述控制器在第三定时经由第三线接收与所述非易失性存储器装置及所述易失性存储器装置相关联的列地址。
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公开(公告)号：CN114596888A
公开(公告)日：2022-06-07
申请号：CN202111451351.0
申请日：2021-12-01
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 一种存储器设备，其包括：多个非易失性存储器芯片，每个非易失性存储器芯片包括状态输出引脚；以及缓冲器芯片，配置为从状态输出引脚接收指示所述多个非易失性存储器芯片的状态的多个内部状态信号并基于指示特定状态的内部状态信号输出具有设定周期的外部状态信号，其中，在具有设定周期的外部状态信号的第一区段中，外部状态信号的占空比取决于所述多个非易失性存储器芯片当中的输出指示所述特定状态的内部状态信号的非易失性存储器芯片的标识(ID)来确定。
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Patent Agency Ranking
公开(公告)号：CN107153625B
公开(公告)日：2021-09-07
申请号：CN201710122824.X
申请日：2017-03-03
Applicant: 三星电子株式会社
Abstract: 提供了一种与同步DDR协议可兼容的异步通信协议。存储器模块包括：非易失性存储器；以及与存储器控制器接合的异步存储器接口。所述异步存储器接口可使用双数据速率(DDR)存储器通道的被改变用途的引脚来将异步数据发送到所述存储器控制器。所述异步数据可以是指示所述非易失性存储器的状态的装置反馈。
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公开(公告)号：CN112116934A
公开(公告)日：2020-12-22
申请号：CN202010556985.1
申请日：2020-06-17
Applicant: 三星电子株式会社
IPC: G11C7/10 , G11C11/409 , G11C11/4096
Abstract: 公开了一种用于操作非易失性双列直插式存储器模块(NVDIMM)的方法。该NVDIMM包括动态随机存取存储器(DRAM)和非易失性存储器(NVM)设备，该DRAM包括第一输入/输出(I/O)端口和第二I/O端口，并且第二I/O端口连接到NVM设备。该方法包括：接收外部提供的表示读取/写入命令和传输模式的命令信号；根据命令信号的传输模式来驱动复用器，以选择第一I/O端口和第二I/O端口中的至少一个I/O端口；以及根据命令信号的读取/写入命令，使用通过驱动复用器所选择的第一I/O端口和第二I/O端口中的至少一个I/O端口，在DRAM和NVM设备中的至少一个中读取或写入数据。
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公开(公告)号：CN112052195A
公开(公告)日：2020-12-08
申请号：CN202010499778.7
申请日：2020-06-04
Applicant: 三星电子株式会社
Inventor： 林璇渶
IPC: G06F12/0804
Abstract: 提供了一种支持DRAM高速缓存模式的非易失性双列直插式存储器模块(NVDIMM)以及NVDIMM的操作方法。该NVDIMM包括DRAM芯片、NVM芯片、和控制器，该控制器控制该DRAM芯片作为该NVM芯片的高速缓存存储器操作。控制器在DRAM芯片的读取等待时间(RL)和NVM芯片的写入等待时间(WL)彼此相一致时参考被请求从主机写入NVM芯片的数据的高速缓存地址而将读取命令发送到DRAM芯片，并参考被请求写入的数据的地址而将写入命令发送到NVM芯片。
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公开(公告)号：CN110097898A
公开(公告)日：2019-08-06
申请号：CN201910049654.6
申请日：2019-01-18
Applicant: 三星电子株式会社
IPC: G11B27/034 , G11B27/10
Abstract: 本公开提供一种页面大小感知调度的方法和一种已在其上记录用于执行页面大小感知调度方法的计算机程序的非暂时性计算机可读存储介质。方法包含：确定媒体页面的大小；确定媒体页面是打开还是关闭的；如果确定媒体页面是打开的，那么由存储器控制器进行推测性读取操作；以及如果确定媒体页面是关闭的，那么由存储器控制器进行常规读取操作。
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公开(公告)号：CN107154270B
公开(公告)日：2019-07-30
申请号：CN201710123119.1
申请日：2017-03-03
Applicant: 三星电子株式会社
IPC: G11C8/04
Abstract: 本发明涉及在存储装置中寻址数据的方法、存储装置和存储模块。在寻址存储装置数据的方法中，该数据布置在由第一数量的行地址位和第二数量的列地址位索引的行和列中并通过指定第三数量的行地址位的行命令紧接着指定第四数量的列地址位的列命令寻址，第一数量大于第三数量或者第二数量大于第四数量，该方法包括：将第一数量的行地址位分割为第一子集和第二子集，并且当第一数量大于第三数量时在行命令中指定第一子集并在下一地址命令中指定第二子集；否则将第二数量的列地址位分割为第三子集和第四子集，并且在列命令中指定第四子集并在前一地址命令中指定第三子集。
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