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公开(公告)号：CN101127028A
公开(公告)日：2008-02-20
申请号：CN200710103959.8
申请日：2007-05-17
Applicant: 富士通株式会社
CPC classification number: G06F12/0813 , G06F12/1072
Abstract: 本发明提供一种多处理器系统，该系统包括：判断单元，判断输入至全局地址交叉开关的读命令是否为对CPU所在的系统板上的存储器的读命令；执行单元，当判断单元断定该读命令为对该CPU所在的系统板上的存储器的读命令时，基于从全局地址交叉开关通知的地址在全局访问之前推测性执行该读命令；设定单元，设定为在CPU上设置的数据队列中对从存储器读取的数据进行排队，而不在存储器上设置的数据队列中对该数据进行排队；以及指示单元，基于来自全局地址交叉开关的通知，指示在CPU上设置的数据队列丢弃数据或发送数据至CPU。
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公开(公告)号：CN101127011B
公开(公告)日：2010-06-02
申请号：CN200710103962.X
申请日：2007-05-17
Applicant: 富士通株式会社
IPC: G06F12/12
CPC classification number: G06F12/0822 , G06F12/0831
Abstract: 本发明公开一种信息处理板、信息处理系统及其更新标记的方法，在该信息处理系统中载有CPU和系统控制器，其中CPU具有高速缓存，该系统控制器具有高速缓存标记的副本(探测标记)，并且CPU不发出关于高速缓存标记的替换信息，该系统控制器中的探测标记的路线数量大于CPU中高速缓存标记的路线数量，以通过抑制CPU中高速缓存标记的过量替换来降低高速缓存失误率并且抑制性能的降低。
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公开(公告)号：CN100561448C
公开(公告)日：2009-11-18
申请号：CN200710107021.3
申请日：2007-05-17
Applicant: 富士通株式会社
IPC: G06F12/08
CPC classification number: G06F12/0822 , G06F12/0831
Abstract: 在多处理器系统中，一种系统控制器包括侦听标签，所述侦听标签是关于各个CPU保留的缓存标签的拷贝信息。如果同一地址在连接到同一CPU总线的每个CPU的缓存标签中都被注册成S(共享状态)，则该地址仅在与同一地址被注册到的CPU相对应的侦听标签中的任何一个中被注册成S(共享状态)。
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Patent Agency Ranking
公开(公告)号：CN101127011A
公开(公告)日：2008-02-20
申请号：CN200710103962.X
申请日：2007-05-17
Applicant: 富士通株式会社
IPC: G06F12/12
CPC classification number: G06F12/0822 , G06F12/0831
Abstract: 本发明公开一种信息处理板、信息处理系统及其更新标记的方法，在该信息处理系统中载有CPU和系统控制器，其中CPU具有高速缓存，该系统控制器具有高速缓存标记的副本(探测标记)，并且CPU不发出关于高速缓存标记的替换信息，该系统控制器中的探测标记的路线数量大于CPU中高速缓存标记的路线数量，以通过抑制CPU中高速缓存标记的过量替换来降低高速缓存失误率并且抑制性能的降低。
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公开(公告)号：CN101127006A
公开(公告)日：2008-02-20
申请号：CN200710103968.7
申请日：2007-05-17
Applicant: 富士通株式会社
IPC: G06F12/08
CPC classification number: G06F12/0833
Abstract: 本发明公开一种多处理器系统、系统板和高速缓存替换请求处理方法。其中多处理器系统，包括多个系统板，其中每个系统板均具有多个CPU和用于处理由所述多个CPU发出的请求的请求处理部，以及地址交叉板，其用于对来自所述多个系统板的请求进行仲裁。所述多个系统板中的每个系统板包括高速缓存替换请求回环电路，其用于确定由一系统板上的CPU发出的请求是否为高速缓存替换请求；并且，如果该请求不是高速缓存替换请求，则所述高速缓存替换请求回环电路将该请求发送到所述地址交叉板；如果该请求是高速缓存替换请求，则所述高速缓存替换请求回环电路将所述请求发送到配置在该系统板上的请求处理部，而不将该请求从该系统板内部发送到所述地址交叉板。
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公开(公告)号：CN100357917C
公开(公告)日：2007-12-26
申请号：CN200510055411.1
申请日：2005-03-17
Applicant: 富士通株式会社
CPC classification number: G06F12/0822
Abstract: 存储器控制设备和存储器控制方法。目标数据的地址信息在开始由反向驱逐进行高速缓存逐出处理时被存储在ELA寄存器中，并且当由处理器请求获得的数据的地址在ELA寄存器中存在时，请求处理单元连续地再次进行数据获取处理。目标数据的地址信息在开始由处理器进行自主移出时被存储在EWB缓存中，并且当被反向驱逐的数据的地址在EWB缓存中存在时，停止由反向驱逐进行的高速缓存逐出处理。
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公开(公告)号：CN1834900A
公开(公告)日：2006-09-20
申请号：CN200510087035.4
申请日：2005-07-25
Applicant: 富士通株式会社
IPC: G06F9/38
CPC classification number: G06F9/3824
Abstract: 在本发明中，为了在请求被中途保持在管线处理器的管线寄存器阶段在进行寄存器的繁忙判断时不发生误判且不增加将请求存储到设置在管线寄存器最后一级的寄存器的硬件资源，设置有：第一计数器，用于对插置在管线寄存器中且用于判断请求是否是有效请求的判断部分与请求队列之间的多个多级寄存器中的有效请求数进行计数；繁忙判断部分，用于基于第一计数器计数所得的有效请求的数目，判断请求队列是否处于繁忙状态；并且由判断部分基于所述繁忙判断部分作出的繁忙状态判断结果做出所述判断。
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公开(公告)号：CN1779664A
公开(公告)日：2006-05-31
申请号：CN200510055411.1
申请日：2005-03-17
Applicant: 富士通株式会社
CPC classification number: G06F12/0822
Abstract: 存储器控制设备和存储器控制方法。目标数据的地址信息在开始由反向驱逐进行高速缓存逐出处理时被存储在ELA寄存器中，并且当由处理器请求获得的数据的地址在ELA寄存器中存在时，请求处理单元连续地再次进行数据获取处理。目标数据的地址信息在开始由处理器进行自主移出时被存储在EWB缓存中，并且当被反向驱逐的数据的地址在EWB缓存中存在时，停止由反向驱逐进行的高速缓存逐出处理。
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