公开(公告)号：CN115377066A

公开(公告)日：2022-11-22

申请号：CN202210482379.9

申请日：2022-05-05

Applicant: 瑞萨电子株式会社

Inventor： 五十栖洋一 ,  别井隆文 ,  仮屋崎修一

IPC: H01L23/544 ,  G01R1/04

Abstract: 本公开涉及一种半导体装置和半导体器件。该半导体装置，包括安装板、在该安装板上设置的片上系统(SOC)封装和存储器封装。SOC封装包括半导体芯片和在其上安装该半导体芯片的封装衬底。该半导体装置还包括：在封装衬底上和安装板中设置的信号布线线路，半导体芯片和存储器封装之间的信号通过该信号布线线路进行传输；测量端子，被连接到在封装衬底的主表面上的信号布线线路。

公开(公告)号：CN114759005A

公开(公告)日：2022-07-15

申请号：CN202111649362.X

申请日：2021-12-30

Applicant: 瑞萨电子株式会社

Inventor： 白井航 ,  仮屋崎修一

IPC: H01L23/498

Abstract: 本公开涉及一种半导体设备，包括与半导体芯片电连接的布线构件，包括：第一布线层，具有多个第一导电图案；第二布线层，在布线构件的厚度方向上被布置为与第一布线层相邻，并且具有第二导电图案；以及第三布线层，在布线构件的厚度方向上被布置为与第二布线层相邻，并且具有第三导电图案。这里，在平面图中，各自贯穿第二导电图案的多个第一开口部中的被布置为彼此相邻的两个第一开口部中的每个的第一开口部与多个第一导电图案中包含的差分信号布线对重叠，并且与各自贯穿第三导电图案的多个第二开口部中的两个或更多第二开口部重叠。

公开(公告)号：CN113345863A

公开(公告)日：2021-09-03

申请号：CN202110111121.3

申请日：2021-01-26

Applicant: 瑞萨电子株式会社

Inventor： 仮屋崎修一

IPC: H01L23/498 ,  H01L23/528 ,  H01L23/60

Abstract: 本公开涉及一种半导体器件。该半导体器件包括：半导体芯片；以及布线衬底，该布线衬底具有：与半导体芯片重叠的第一区和在平面图中围绕第一区的第二区。另外，布线衬底包括：第一布线层、第三布线层和多个数据布线，它们被布置成以便跨越第一区与第二区之间的边界。另外，多个数据布线包括：传输第一字节数据信号的第一数据布线；以及传输第二字节数据信号的第二数据布线。另外，在第一布线层中，第一数据布线被布置成以便跨越边界。另外，在第三布线层中，第二数据布线被布置成以便跨越边界。此外，在平面图中，第一数据布线和第二数据布线彼此重叠。

公开(公告)号：CN109950225A

公开(公告)日：2019-06-28

申请号：CN201811573029.3

申请日：2018-12-21

Applicant: 瑞萨电子株式会社

Inventor： 中川和之 ,  土屋恵太 ,  佐藤嘉昭 ,  仮屋崎修一 ,  中条德男 ,  柳生正义 ,  植松裕

IPC: H01L23/498

Abstract: 半导体器件包括安装在布线衬底上方的半导体芯片。用于输入的信号布线和用于输出的信号布线被布置在布线衬底中的不同布线层中并且彼此重叠，用于输入的信号布线传输至半导体芯片的输入信号，用于输出的信号布线传输来自半导体芯片的输出信号。在布线衬底的厚度方向上，每个信号布线被夹置在被供给有参考电位的导体平面之间。在半导体芯片的前表面中，用于输入的信号电极和用于输出的信号电极布置在不同的行中。在用于输出的信号布线比用于输入的信号布线在布线衬底中位于更高层中的情况下，与用于输入的信号电极相比，用于输出的信号电极被布置在更靠近前表面的外边缘的行中。

公开(公告)号：CN108369941A

公开(公告)日：2018-08-03

申请号：CN201680069738.0

申请日：2016-02-10

Applicant: 瑞萨电子株式会社

Inventor： 中川和之 ,  寺岛克司 ,  土屋惠太 ,  佐藤嘉昭 ,  内田浩享 ,  萱岛祐治 ,  仮屋崎修一 ,  马场伸治

IPC: H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2924/15174 ,  H01L2924/15192

Abstract: 一实施方式的半导体器件具有搭载于布线基板的第一半导体部件和第二半导体部件。上述第一半导体部件具有在与外部之间传输第一信号的第一端子以及在与上述第二半导体部件之间传输第二信号的第二端子。另外，上述第二半导体部件具有在与上述第一半导体部件之间传输上述第二信号的第三端子。另外，上述第一信号以比上述第二信号更高的频率来传输。另外，上述第一半导体部件的上述第二端子与上述第二半导体部件的上述第三端子经由上述第一布线构件电连接。另外，上述第一半导体部件的上述第一端子不经由上述第一布线构件而是经由第一凸块电极与上述布线基板电连接。

公开(公告)号：CN103855137B

公开(公告)日：2018-05-22

申请号：CN201310656149.0

申请日：2013-12-06

Applicant: 瑞萨电子株式会社

Inventor： 冈田诚 ,  仮屋崎修一 ,  白井航 ,  铃原将文 ,  瀬罗直子

IPC: H01L25/065 ,  H01L23/04

CPC classification number: H01L25/0655 ,  H01L23/02 ,  H01L23/04 ,  H01L23/055 ,  H01L23/28 ,  H01L23/498 ,  H01L23/49816 ,  H01L23/562 ,  H01L24/33 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/3224 ,  H01L2224/32245 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/92125 ,  H01L2924/1015 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/16152 ,  H01L2924/16251 ,  H01L2924/167 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/19105 ,  H01L2924/19106 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 本发明涉及半导体器件。一种其中很可能发生翘曲的半导体器件。在半导体器件中，两个半导体芯片被安装在衬底的对角线之上，并且半导体芯片中的一个位于衬底的两条对角线的交叉点之上。该半导体器件给出以下问题的解决方案。为了实现具有安装在衬底上的多个半导体芯片的半导体器件，通常衬底必须具有较大的面积。如果在不增加衬底的厚度的情况下增加衬底面积，则很可能发生半导体器件的翘曲或变形。难以或不可能将翘曲或变形的半导体器件安装在布线衬底之上。

公开(公告)号：CN104103627B

公开(公告)日：2018-04-10

申请号：CN201410140385.1

申请日：2014-04-09

Applicant: 瑞萨电子株式会社

Inventor： 仮屋崎修一 ,  及川隆一

IPC: H01L23/538 ,  H01L23/552

CPC classification number: H01L23/5222 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/66 ,  H01L24/13 ,  H01L24/16 ,  H01L24/32 ,  H01L24/73 ,  H01L25/0655 ,  H01L2223/6616 ,  H01L2223/6655 ,  H01L2224/131 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73153 ,  H01L2224/73204 ,  H01L2924/12042 ,  H01L2924/13091 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/15174 ,  H01L2924/15184 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/014 ,  H01L2924/00

Abstract: 本发明涉及半导体器件以及互连基板。半导体基板包括半导体芯片以及互连基板。互连基板具有在第一主表面和第二主表面之间的互连区，第一主表面形成有连接到半导体芯片的多个顺序排列的第一和第二信号电极。互连区具有：芯基板；形成在其两个表面上的互连层；多个第一通孔以及穿过第一主表面上的互连层的多个第一通路，用于形成阻抗匹配电容。各个第一通孔在与第一信号电极隔开第一互连长度的位置处连接到第一信号互连，并且各个第一通路在与第二信号电极隔开基本上与第一互连长度相等的第二互连长度的位置处连接到第二信号互连。

公开(公告)号：CN103855137A

公开(公告)日：2014-06-11

申请号：CN201310656149.0

申请日：2013-12-06

Applicant: 瑞萨电子株式会社

Inventor： 冈田诚 ,  仮屋崎修一 ,  白井航 ,  铃原将文 ,  瀬罗直子

IPC: H01L25/065 ,  H01L23/04

CPC classification number: H01L25/0655 ,  H01L23/02 ,  H01L23/04 ,  H01L23/055 ,  H01L23/28 ,  H01L23/498 ,  H01L23/49816 ,  H01L23/562 ,  H01L24/33 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/3224 ,  H01L2224/32245 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/92125 ,  H01L2924/1015 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/16152 ,  H01L2924/16251 ,  H01L2924/167 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/19105 ,  H01L2924/19106 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 本发明涉及半导体器件。一种其中很可能发生翘曲的半导体器件。在半导体器件中，两个半导体芯片被安装在衬底的对角线之上，并且半导体芯片中的一个位于衬底的两条对角线的交叉点之上。该半导体器件给出以下问题的解决方案。为了实现具有安装在衬底上的多个半导体芯片的半导体器件，通常衬底必须具有较大的面积。如果在不增加衬底的厚度的情况下增加衬底面积，则很可能发生半导体器件的翘曲或变形。难以或不可能将翘曲或变形的半导体器件安装在布线衬底之上。

公开(公告)号：CN102202461A

公开(公告)日：2011-09-28

申请号：CN201110072556.8

申请日：2011-03-22

Applicant: 瑞萨电子株式会社

Inventor： 仮屋崎修一

IPC: H05K1/11 ,  H05K3/40 ,  H01L23/498 ,  H01L21/48

CPC classification number: H01L23/49827 ,  H01L21/486 ,  H01L23/49838 ,  H01L2924/0002 ,  Y10T29/49155 ,  H01L2924/00

Abstract: 本发明提供了一种布线基板和制造布线基板的方法。其中，布线基板包括侧壁导电层和连接盘。所述侧壁导电层形成在穿通孔的侧壁上，所述穿通孔形成于基板中。所述连接盘是与所述侧壁导电层连接的导电层，其中，在所述基板的表面上仅形成作为用于布线的最小需要部分的连接盘部分。去除连接盘中的除了连接盘部分之外的不需要部分。

公开(公告)号：CN208970499U

公开(公告)日：2019-06-11

申请号：CN201821657256.X

申请日：2018-10-12

Applicant: 瑞萨电子株式会社

Inventor： 仮屋崎修一 ,  土屋惠太 ,  冈安义隆 ,  白井航

IPC: H01L23/31 ,  H01L23/498

Abstract: 半导体器件具有布线衬底，布线衬底上安装有半导体芯片。布线衬底的布线层具有布线。该布线具有在截面图中沿“X”方向延伸的主布线单元和沿“Y”方向延伸的多个子布线单元，并且被供给有电源电位。布线层具有布线。该布线具有在截面图中沿“X”方向延伸的主布线单元和沿“Y”方向延伸的多个子布线单元，并且被供给有参考电位。子布线单元和子布线单元具有端部单元和在与端部单元相对的一侧的端部单元，并且沿“X”方向交替布置在主布线单元之间。过孔布线耦合到端部单元。(ESM)同样的发明创造已同日申请发明专利