公开(公告)号：CN109950225B

公开(公告)日：2023-03-24

申请号：CN201811573029.3

申请日：2018-12-21

Applicant: 瑞萨电子株式会社

Inventor： 中川和之 ,  土屋恵太 ,  佐藤嘉昭 ,  仮屋崎修一 ,  中条德男 ,  柳生正义 ,  植松裕

IPC: H01L23/498

Abstract: 半导体器件包括安装在布线衬底上方的半导体芯片。用于输入的信号布线和用于输出的信号布线被布置在布线衬底中的不同布线层中并且彼此重叠，用于输入的信号布线传输至半导体芯片的输入信号，用于输出的信号布线传输来自半导体芯片的输出信号。在布线衬底的厚度方向上，每个信号布线被夹置在被供给有参考电位的导体平面之间。在半导体芯片的前表面中，用于输入的信号电极和用于输出的信号电极布置在不同的行中。在用于输出的信号布线比用于输入的信号布线在布线衬底中位于更高层中的情况下，与用于输入的信号电极相比，用于输出的信号电极被布置在更靠近前表面的外边缘的行中。

公开(公告)号：CN108257945B

公开(公告)日：2023-10-13

申请号：CN201711461536.3

申请日：2017-12-28

Applicant: 瑞萨电子株式会社

Inventor： 佐藤嘉昭 ,  假屋崎修一 ,  中川和之

IPC: H01L23/64 ,  H01L23/498

Abstract: 一种改进了可靠性的半导体器件。该半导体器件包括：布线衬底，具有第一表面和与第一表面相对的第二表面；芯片电容器，置于布线衬底中，具有第一电极和第二电极；第一端子和第二端子，设置在第一表面上；以及第三端子，设置在第二表面上。该半导体器件还包括：第一传导路径，用于耦合第一端子和第三端子；第二传导路径，用于耦合第一端子和第一电极；第三传导路径，用于耦合第三端子和第一电极；以及第四传导路径，用于耦合第二端子和第一电极。

公开(公告)号：CN109950225A

公开(公告)日：2019-06-28

申请号：CN201811573029.3

申请日：2018-12-21

Applicant: 瑞萨电子株式会社

Inventor： 中川和之 ,  土屋恵太 ,  佐藤嘉昭 ,  仮屋崎修一 ,  中条德男 ,  柳生正义 ,  植松裕

IPC: H01L23/498

Abstract: 半导体器件包括安装在布线衬底上方的半导体芯片。用于输入的信号布线和用于输出的信号布线被布置在布线衬底中的不同布线层中并且彼此重叠，用于输入的信号布线传输至半导体芯片的输入信号，用于输出的信号布线传输来自半导体芯片的输出信号。在布线衬底的厚度方向上，每个信号布线被夹置在被供给有参考电位的导体平面之间。在半导体芯片的前表面中，用于输入的信号电极和用于输出的信号电极布置在不同的行中。在用于输出的信号布线比用于输入的信号布线在布线衬底中位于更高层中的情况下，与用于输入的信号电极相比，用于输出的信号电极被布置在更靠近前表面的外边缘的行中。

公开(公告)号：CN108369941A

公开(公告)日：2018-08-03

申请号：CN201680069738.0

申请日：2016-02-10

Applicant: 瑞萨电子株式会社

Inventor： 中川和之 ,  寺岛克司 ,  土屋惠太 ,  佐藤嘉昭 ,  内田浩享 ,  萱岛祐治 ,  仮屋崎修一 ,  马场伸治

IPC: H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2924/15174 ,  H01L2924/15192

Abstract: 一实施方式的半导体器件具有搭载于布线基板的第一半导体部件和第二半导体部件。上述第一半导体部件具有在与外部之间传输第一信号的第一端子以及在与上述第二半导体部件之间传输第二信号的第二端子。另外，上述第二半导体部件具有在与上述第一半导体部件之间传输上述第二信号的第三端子。另外，上述第一信号以比上述第二信号更高的频率来传输。另外，上述第一半导体部件的上述第二端子与上述第二半导体部件的上述第三端子经由上述第一布线构件电连接。另外，上述第一半导体部件的上述第一端子不经由上述第一布线构件而是经由第一凸块电极与上述布线基板电连接。

公开(公告)号：CN113314428A

公开(公告)日：2021-08-27

申请号：CN202110162639.X

申请日：2021-02-05

Applicant: 瑞萨电子株式会社

Inventor： 佐藤嘉昭 ,  椀泽光伸 ,  松本明 ,  出口善宣 ,  齐藤健太郎

IPC: H01L21/60 ,  H01L23/488 ,  H01L27/11517

Abstract: 本公开涉及一种制造半导体器件的方法。在根据一个实施例的制造半导体器件的方法中，在提供包括非易失性存储器、焊盘以及包括有机材料的绝缘膜的半导体晶片之后，使探针接触位于第二区域中的焊盘的表面，并且数据被写入到非易失性存储器。在此，通过对有机材料执行第一热处理来形成绝缘膜。而且，在对半导体晶片执行第二热处理并检查其中被写入数据的非易失性存储器之后，通过使用电镀法来在位于第一区域中的焊盘的表面上形成阻挡层和第一焊料材料。此外，通过对第一焊料材料执行第三热处理来在第一区域中形成凸块电极。

公开(公告)号：CN108140616A

公开(公告)日：2018-06-08

申请号：CN201580083834.6

申请日：2015-10-15

Applicant: 瑞萨电子株式会社

Inventor： 中川和之 ,  土屋惠太 ,  佐藤嘉昭 ,  马场伸治

IPC: H01L23/12 ,  H01G2/06 ,  H01L25/00 ,  H05K3/46

CPC classification number: H01L23/642 ,  G01R31/2836 ,  H01G2/06 ,  H01L21/4853 ,  H01L21/4857 ,  H01L21/4871 ,  H01L22/12 ,  H01L23/12 ,  H01L23/16 ,  H01L23/3675 ,  H01L23/49822 ,  H01L23/49838 ,  H01L24/16 ,  H01L25/00 ,  H01L2224/16227 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2924/15311 ,  H01L2924/16195 ,  H01L2924/19041 ,  H01L2924/19103 ,  H01L2924/19105 ,  H01L2924/3511 ,  H05K3/46

Abstract: 半导体器件包含：布线基板，其具备第一面及上述第一面的相反侧的第二面；半导体芯片，其搭载于上述布线基板，并具备多个芯片电极；第一电容器，其在俯视时配置在与上述半导体芯片重叠的位置，且内置于上述布线基板；以及第二电容器，其在俯视时配置在上述第一电容器与上述布线基板的周缘部之间。另外，上述第二电容器以串联连接的方式插入于相对于上述半导体芯片输入或输出电信号的信号传送路径。

公开(公告)号：CN102036475B

公开(公告)日：2014-11-19

申请号：CN201010508388.8

申请日：2010-10-08

Applicant: 瑞萨电子株式会社

Inventor： 佐藤嘉昭

IPC: H05K1/11 ,  H05K3/24

CPC classification number: H05K1/111 ,  H05K3/244 ,  H05K3/3452 ,  H05K3/3457 ,  H05K2201/093 ,  H05K2201/0969 ,  H05K2201/099 ,  H05K2203/041 ,  Y02P70/611

Abstract: 本发明提供了一种布线板。该布线板包括：基材；被形成在所述基材的一个表面中并且由第一金属制成的铜图案；以及与该铜图案接触地被形成在铜图案上的并且由第二金属制成第一镍焊接区和第二镍焊接区，该第二金属具有比第一金属更高的电离倾向，其中，当从平视图来看时，在至少与第一镍焊接区重叠的区域周围的铜图案中形成到达基材的凹槽。

公开(公告)号：CN108140616B

公开(公告)日：2021-04-30

申请号：CN201580083834.6

申请日：2015-10-15

Applicant: 瑞萨电子株式会社

Inventor： 中川和之 ,  土屋惠太 ,  佐藤嘉昭 ,  马场伸治

IPC: H01L23/12 ,  H01G2/06 ,  H01L25/00 ,  H05K3/46

Abstract: 半导体器件包含：布线基板，其具备第一面及上述第一面的相反侧的第二面；半导体芯片，其搭载于上述布线基板，并具备多个芯片电极；第一电容器，其在俯视时配置在与上述半导体芯片重叠的位置，且内置于上述布线基板；以及第二电容器，其在俯视时配置在上述第一电容器与上述布线基板的周缘部之间。另外，上述第二电容器以串联连接的方式插入于相对于上述半导体芯片输入或输出电信号的信号传送路径。

公开(公告)号：CN108257945A

公开(公告)日：2018-07-06

申请号：CN201711461536.3

申请日：2017-12-28

Applicant: 瑞萨电子株式会社

Inventor： 佐藤嘉昭 ,  假屋崎修一 ,  中川和之

IPC: H01L23/64 ,  H01L23/498

CPC classification number: H01L23/49838 ,  H01L21/4853 ,  H01L21/4857 ,  H01L21/486 ,  H01L21/565 ,  H01L22/32 ,  H01L23/3157 ,  H01L23/367 ,  H01L23/3675 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49894 ,  H01L23/50 ,  H01L23/642 ,  H01L24/13 ,  H01L24/16 ,  H01L24/29 ,  H01L24/32 ,  H01L24/33 ,  H01L24/73 ,  H01L25/0655 ,  H01L2224/16227 ,  H01L2224/16265 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/33181 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2924/15311 ,  H01L2924/19041 ,  H01L2924/19103 ,  H05K1/0231 ,  H05K1/0268 ,  H05K1/185 ,  H05K3/4602 ,  H05K2201/10015 ,  H01L2924/00014

Abstract: 一种改进了可靠性的半导体器件。该半导体器件包括：布线衬底，具有第一表面和与第一表面相对的第二表面；芯片电容器，置于布线衬底中，具有第一电极和第二电极；第一端子和第二端子，设置在第一表面上；以及第三端子，设置在第二表面上。该半导体器件还包括：第一传导路径，用于耦合第一端子和第三端子；第二传导路径，用于耦合第一端子和第一电极；第三传导路径，用于耦合第三端子和第一电极；以及第四传导路径，用于耦合第二端子和第一电极。

公开(公告)号：CN106898586A

公开(公告)日：2017-06-27

申请号：CN201611166719.8

申请日：2016-12-16

Applicant: 瑞萨电子株式会社

Inventor： 佐藤嘉昭 ,  桂洋介

IPC: H01L23/36 ,  H01L23/367 ,  H01L25/18

CPC classification number: H01L23/04 ,  H01L21/4817 ,  H01L23/10 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L24/73 ,  H01L25/00 ,  H01L25/0655 ,  H01L25/105 ,  H01L25/18 ,  H01L25/50 ,  H01L2224/16227 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/92125 ,  H01L2224/92225 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2225/1088 ,  H01L2225/1094 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/16196 ,  H01L2924/16235 ,  H01L2924/16251 ,  H01L2924/1632 ,  H01L2924/3512 ,  H01L23/36 ,  H01L23/367

Abstract: 本发明提供一种半导体器件，其包括安装在布线衬底上的半导体芯片和封装结构以及用于覆盖半导体芯片的盖子，盖子被固定到布线衬底的表面上而在平面图中与封装结构不重叠。盖子包括与半导体芯片重叠的上表面部分、固定到布线衬底的表面的凸缘部分、以及用于使上表面部分与凸缘部分相接合的倾斜部分。此后，布线衬底到的表面距上表面部分的顶表面的距离大于布线衬底的表面距凸缘部分的顶表面的距离。