-
公开(公告)号：KR100541089B1
公开(公告)日：2006-01-11
申请号：KR1020030069977
申请日：2003-10-08
Applicant: 삼성전기주식회사
IPC: H01P1/203
CPC classification number: H01P1/2039
Abstract: 본 발명은 다층기판에 형성한 전송선(Transmission line)과 커패시터(capacitor)를 이용하여 간단하게 구현한 적층형 저역 통과 필터를 제공하는데 그 목적이 있다.
본 발명은, 복수의 유전체층이 적층되어 이루어지고, 외부 측면에 입력전극, 출력전극 및 접지전극이 형성되며, 외부 입력전극(IN)을 통한 신호를 저주파 대역에서만 통과시켜 외부의 출력전극(OUT)으로 출력하는 적층형 저역 통과 필터에 있어서, 제1 유전체층에 인덕턴스 및 커패시턴스가 고르게 분포되는 스트립라인으로 형성되고, 상기 입력전극(IN) 및 출력전극(OUT) 사이에 연결된 분포정수소자인 전송선(TRL); 및 적어도 두 개의 층에 형성되고, 상기 입력전극(IN) 및 출력전극(OUT) 사이에 연결되어 상기 전송선(TRL)과 병렬로 커패시턴스를 형성하는 용량전극을 구비함을 특징으로 한다.
이러한 본 발명에 의하면, 소형화가 가능하고, 기존의 집중소자로 구현된 적층형 저역통과 필터에 비해 삽입손실을 개선할 수 있는 효과가 있다
적층, 저역 통과 필터, 전송선(Transmission), 삽입손실-
公开(公告)号：KR100476561B1
公开(公告)日：2005-03-17
申请号：KR1020020082878
申请日：2002-12-23
Applicant: 삼성전기주식회사
IPC: H01F17/00
CPC classification number: H01F17/0013 , H01F19/04 , H01P5/10
Abstract: 본 발명은 3개의 λ/4 스트립라인으로 구현되는 불평형전송라인의 불평형신호를 평형전송라인의 평형신호로 변환가능한 적층형 발룬트랜스포머에 관한 것이다.
상술한 본 발명의 적층형 발룬트랜스포머는 제1스트립라인이 그 한쪽 면에 형성된 제1유전체시트와, 상기 제1스트립라인의 하부에 적층되며 상기 제1스트립라인과 전자기적으로 결합하는 제2스트립라인이 그 한쪽 면에 형성된 제2유전체시트와, 상기 제2유전체시트의 하부에 적층되며 접지전극이 그 한쪽면에 형성되는 제3유전체시트와, 상기 제3유전체시트의 하부에 적층되며 제3스트립라인이 형성되는 제4유전체시트를 포함하여 구성된다.
상기와 같이 구성된 적층형 발룬트랜스포머는 스트립라인의 수를 줄여 적층수를 줄이고자 제조비용을 절감시킬 수 있는 효과가 있다.-
公开(公告)号：KR101548773B1
公开(公告)日：2015-08-31
申请号：KR1020110083482
申请日：2011-08-22
Applicant: 삼성전기주식회사
Abstract: 본발명은적층세라믹커패시터의회로기판실장구조에관한것이다. 본발명의적층세라믹커패시터의회로기판실장구조는내부전극이형성된유전체시트가적층되고, 상기내부전극과병렬접속되는외부단자전극이양단부에형성된적층세라믹커패시터의회로기판실장구조에있어서, 상기적층세라믹커패시터의내부전극과회로기판이수평방향이되도록배치되어상기외부단자전극과회로기판의랜드가도전재에의해접합되며, 상기기판과커패시터의하면사이의간격(Ta)과적층세라믹커패시터의하부측커버층두께(Tc)의합보다상기도전재의접합높이(ts)가낮게형성됨으로써, 진동소음을현저히감소시킬수 있는작용효과가발휘될수 있다.
-
公开(公告)号：KR1020140020118A
公开(公告)日：2014-02-18
申请号：KR1020120086757
申请日：2012-08-08
Applicant: 삼성전기주식회사
CPC classification number: H01F17/0013 , H01F27/006 , H01F27/33 , H01F2017/002 , H01F2017/0093
Abstract: In the present invention, disclosed is a filter for removing a noise, which includes: a bottom coil layer around which a first bottom coil and a second bottom coil are wound in parallel; a top coil layer around which a second top coil arranged on the upper side of the first bottom coil and a first top coil arranged on the upper side of the second bottom coil are wound in parallel; and a first via and a second via which are interposed between the bottom coil layer and the top coil layer and alternatively, continuously, and electrically connect the first bottom coil, the first top coil, the second bottom coil, and the second top coil to the top coil layer and the bottom coil layer at single winding, respectively. According to the present invention, high common mode impedance is implemented in the same frequency and performance and capacity are improved. Productivity is improved and manufacturing costs are reduced by simplifying a structure and manufacturing processes.
Abstract translation: 在本发明中，公开了一种去除噪声的滤波器，其包括：底部线圈层，第一底部线圈和第二底部线圈平行地卷绕在底部线圈层上; 绕着第一底部线圈的上侧设置的第二顶部线圈和布置在第二底部线圈的上侧的第一顶部线圈并列缠绕的顶部线圈层; 以及插入在所述底部线圈层和所述顶部线圈层之间的第一通孔和第二通孔，或者，连续地并且将所述第一底部线圈，所述第一顶部线圈，所述第二底部线圈和所述第二顶部线圈电连接到 分别是单绕组的顶部线圈层和底部线圈层。 根据本发明，在相同频率下实现高共模阻抗，并提高性能和容量。 通过简化结构和制造工艺，提高了生产率并降低了制造成本。
-
公开(公告)号：KR1020130021133A
公开(公告)日：2013-03-05
申请号：KR1020110083482
申请日：2011-08-22
Applicant: 삼성전기주식회사
Abstract: PURPOSE: A circuit substrate mounting structure of a laminated ceramic capacitor is provided to reduce noise generated by vibration due to a piezoelectric effect by adjusting the coating height of a conductive material connected to the outer terminal electrode of the laminated ceramic capacitor. CONSTITUTION: A plurality of dielectric sheets(110) comprises an inner electrode(111). An outer terminal electrode(120) is connected with the inner electrode in parallel. The outer terminal electrode is formed at both ends of a laminated ceramic capacitor(100). The laminated ceramic capacitor is mounted on a land(210). The outer terminal electrode is connected to the land using a conductive material. The laminated ceramic capacitor is electrically fixed on a circuit board(200).
Abstract translation: 目的：提供层叠陶瓷电容器的电路基板安装结构，通过调节与叠层陶瓷电容器的外部端子电极连接的导电材料的涂布高度来减小由压电效应引起的振动产生的噪声。 构成：多个电介质片（110）包括内电极（111）。 外端子电极（120）与内电极并联连接。 外部端子电极形成在层叠陶瓷电容器（100）的两端。 层叠陶瓷电容器安装在焊盘（210）上。 外部端子电极使用导电材料连接到焊盘。 层叠陶瓷电容器电气地固定在电路板（200）上。
-
Patent Agency Ranking
公开(公告)号：KR1020120122358A
公开(公告)日：2012-11-07
申请号：KR1020110040451
申请日：2011-04-29
Applicant: 삼성전기주식회사
Abstract: PURPOSE: A stacked capacitor and a manufacturing method thereof are provided to reduce sound noise by forming an anti-deformation electrode electrically separated from a first external electrode and a second electrode. CONSTITUTION: A plurality of dielectric layers is staked on a capacitor(110). The capacitor includes a first inner electrode and a second inner electrode. A first external electrode(121) is electrically connected to the first inner electrode. A second external electrode(122) is electrically connected to the second inner electrode. An anti-deformation electrode(150) is formed on the outer surface of the capacitor.
Abstract translation: 目的：提供叠层电容器及其制造方法，通过形成与第一外部电极和第二电极电隔离的抗变形电极来降低声音噪声。 构成：将多个电介质层放在电容器（110）上。 电容器包括第一内部电极和第二内部电极。 第一外部电极（121）电连接到第一内部电极。 第二外部电极（122）电连接到第二内部电极。 在电容器的外表面上形成抗变形电极（150）。
-
公开(公告)号：KR101101530B1
公开(公告)日：2012-01-04
申请号：KR1020100060148
申请日：2010-06-24
Applicant: 삼성전기주식회사
Abstract: 서로 다른 길이를 갖는 내부전극들을 포함하는 내부전극군을 형성하여 내부 저항이 감소된 적층형 세라믹 캐패시터가 제공된다. 본 발명의 적층형 세라믹 캐패시터는 양면의 최외곽층으로 제공되는 커버층과 그 사이에 복수의 세라믹층이 적층된 세라믹 소결 본체부; 세라믹 소결 본체부의 외부면에 각각 형성된 제1 및 제2 외부전극; 세라믹층을 사이에 두고 상기 복수의 세라믹층의 적층방향에 서로 인접하고, 제1 및 제2 외부전극에 전기적으로 연결된 2N 또는 2N+1(N은 1보다 큰 정수)개의 내부전극을 포함하는 복수의 제1 및 제2 내부 전극군을 포함하고, 2N 또는 2N+1(N은 1보다 큰 정수)개의 내부전극은 인접하는 다른 내부 전극군의 적어도 하나의 내부전극에 대향하여 배치된다. 그리고 각 내부전극의 길이는 피라미드 형태를 이룬다.
-
公开(公告)号：KR1020110027321A
公开(公告)日：2011-03-16
申请号：KR1020090085356
申请日：2009-09-10
Applicant: 삼성전기주식회사
Abstract: PURPOSE: A stack capacitor and a circuit board apparatus are provided to reduce the ESL by securing the thickness of the active area enough. CONSTITUTION: First and second inner electrodes(121, 122) are arranged inside the capacitor main body(110). The first and second inner electrodes are separated with the dielectric in-between. The first and second inner electrodes are electrically connected to first and second outer electrodes(131, 132) respectively. The first and second inner electrodes may include the electrode plate and the lead. The lead can be connected to the first and second electrodes on the side and top of the capacitor main body.
Abstract translation: 目的：提供堆叠电容器和电路板装置以通过确保有效区域的厚度足够来减少ESL。 构成：第一和第二内部电极（121,122）布置在电容器主体（110）的内部。 第一和第二内部电极之间由电介质分离。 第一和第二内部电极分别电连接到第一和第二外部电极（131,132）。 第一和第二内部电极可以包括电极板和引线。 引线可以连接到电容器主体的侧面和顶部上的第一和第二电极。
-
公开(公告)号：KR101018254B1
公开(公告)日：2011-03-03
申请号：KR1020090101318
申请日：2009-10-23
Applicant: 삼성전기주식회사
Abstract: 본 발명의 적층형 칩 커패시터는, 복수의 유전체층의 적층에 의해 형성되며, 실장면인 하면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서, 유전체층을 사이에 두고 서로 대향하도록 배치되고, 각각 상기 하면으로 인출된 단 1개의 리드를 갖는 복수의 내부 전극과; 상기 하면에 형성되어 상기 리드를 통해 해당 내부 전극과 연결된 3 이상의 외부 전극을 포함하되, 상기 내부 전극은 상기 하면에 수직으로 배치되고, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 항상 수평 방향으로 서로 인접하도록 배치된다.
적층형 칩 캐패시터, ESL, ESR-
公开(公告)号：KR100992286B1
公开(公告)日：2010-11-05
申请号：KR1020080099742
申请日：2008-10-10
Applicant: 삼성전기주식회사
IPC: H01G4/30
CPC classification number: H01G4/30 , H01G4/232 , H01G4/385 , H01L2224/16227 , H01L2924/15311
Abstract: 본 발명은 적층형 칩 커패시터에 관한 것으로서, 본 발명의 일 실시 형태는 복수의 유전체층이 적층된 적층 구조를 갖고, 내부에 제1 및 제2 커패시터부가 구비된 커패시터 본체; 및 상기 커패시터 본체의 외부 면에 형성된 제1 내지 제4 외부전극;을 포함하며, 상기 제1 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제1 및 제2 외부전극과 연결되고 서로 다른 극성을 갖는 제1 및 제2 내부전극을 구비하되, 각각 1쌍의 상기 제1 및 제2 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 복수의 커패시터로 구분되고, 상기 제2 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제3 및 제4 외부전극과 연결되고 각각 상기 제1 및 제2 내부전극과 동일한 극성을 갖는 제3 및 제4 내부전극을 구비하되, 각각 1쌍의 상기 제3 및 제4 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 하나 이상의 커패시터로 구분되며, 상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극과의 연결을 위한 리드를 구비하되, 상기 제1 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 폭이 서로 다르며, 상기 제1 및 제2 커패시터부에 포함된 커패시터 중 적어도 3개의 커패시터는 서로 정전용량이 다르거나 공진주파수가 다른 것을 특징으로 하는 적층형 칩 커패시터를 제공한다.
적층형 칩 커패시터, MLCC, 디커플링, 정전용량, 공진 주파수, 리드
-
-
-
-
-
-
-
-
-
Search Results
128
records
(took 0.031 seconds)
