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公开(公告)号：KR1019990066312A
公开(公告)日：1999-08-16
申请号：KR1019980002145
申请日：1998-01-23
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 정전류원 기준 회로에 관한 것으로서, 더 구체적으로는 전력 소모를 줄일 수 있는 정전류원 기준 회로에 관한 것으로서, 전류를 공급하기 위한 전류 복사 회로와; 상기 전류를 공급받아 일정양의 전류를 공급하기 위한 정전류원과; 상기 전류 복사 회로로부터 전류를 공급받아 이를 증폭하기 위한 증폭 회로와; 상기 증폭 회로의 출력을 인가받아 접지로의 채널을 형성하는 전달 회로와; 상기 전달 회로로 일정양의 전류를 공급하기 위한 전류원을 포함한다.
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公开(公告)号：KR100207502B1
公开(公告)日：1999-07-15
申请号：KR1019960040692
申请日：1996-09-18
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 출력 버퍼에 관한 것으로서, 특히 CMOS 디지털 회로 또는 아날로그와 디지털 신호가 함께 사용되는 회로에 사용되는 낮은 스위칭 노이즈를 갖는 CMOS 출력 버퍼에 관한 것이다.
본 발명에 따른 낮은 스위칭 노이즈를 갖는 출력 버퍼는, VDD 전원과 VSS 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬연결된 복수의 제1 내지 제N버퍼단이 병렬로 접속되며, 상기 제1버퍼단중에서 PMOS 게이트와 제2버퍼단의 PMOS 게이트 사이에는 지연소자가 접속되고, 상기 제2버퍼단중에서 NMOS 게이트와 다른 버퍼단의 NMOS 게이트 사이에는 지연소자가 접속되며, 상기 제1 내지 제2버퍼단의 PMOS 드레인과 NMOS 소스 접점부와 나머지 버퍼들의 PMOS 드레인과 NMOS 소스 접점부들을 공통으로 접속하여 출력단자로 구성함이 바람직하다.
상술한 바와 같이 본 발명에 스위칭 노이즈 출력 버퍼는 병렬로 접속된 버퍼사이에 지연소자를 접속하여 입력신호가 지연시간을 갖고 각 드라이버 버퍼에 인가됨으로써, 급격한 레벨변화에 따른 스위칭 노이즈를 억제하는 기능을 제공한다.-
公开(公告)号：KR1019990031077A
公开(公告)日：1999-05-06
申请号：KR1019970051637
申请日：1997-10-08
Applicant: 삼성전자주식회사
IPC: H03K5/05
Abstract: 본 발명은 CCD 신호 처리용 아날로그 블록에 관한 것으로서, 더 구체적으로는 새로운 클럭 신호를 내부에서 만들어 PGA의 샘플링 시간을 늘려 동작 속도를 향상시키기 위한 CCD 신호 처리용 아날로그 블록에 관한 것으로서, 외부로부터 인가된 제 1 클럭 신호에 동기되어 CCD신호 중 기준 신호를 샘플링 및 홀드하는 제 1 샘플 홀드부와; 외부로부터 인가된 제 2 클럭 신호에 동기되어 상기 제 1 샘플 및 홀드부에서 유지된 기준 신호를 샘플링 및 홀드하는 제 2 샘플 홀드부와; 상기 제 2 클럭 신호에 동기되어 CCD의 데이터를 샘플링 및 홀드하는 제 3 샘플 홀드부와; 상기 제 1 클럭 신호와 제 2 클럭 신호를 인가 받아 듀티가 50%인 제 3 클럭 신호를 출력하는 클럭 신호 발생부; 상기 제 2 샘플 홀드부의 출력과 제 3 샘플 홀드부의 데이터의 차를 출력하는 뺄셈부와; 상기 제 3 클럭 신호에 동기되어 상기 뺄셈부의 출력을 증폭하여 출력하는 PGA와; 상기 제 3 클럭 신호에 동기되어 상기 PGA가 홀드할 때, 데이터를 출력하는 아날로그-디지탈 변환부를 포함한다.
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公开(公告)号：KR100173955B1
公开(公告)日：1999-04-01
申请号：KR1019960002431
申请日：1996-02-01
Applicant: 삼성전자주식회사
IPC: G06F7/50
CPC classification number: G06F7/5016 , G06F2207/4816 , H03K19/0013 , H03K19/0948
Abstract: 본 발명은 저에너지소비형 레벨복원회로를 구비한 패스 트랜지스터 로직회로에 관한 것이다.
본 발명의 패스 트랜지스터 로직회로는 소오스와 게이트에 인가되는 신호를 입력하여 로직동작을 수행하고, 로직결과를 출력신호 및 반전출력신호로서 각각 출력하는 PTL 수단과, PTL수단의 출력신호 및 반전출력신호의 레벨을 전원전압 또는 접지 전압으로 복원시켜 제1출력신호 및 제2출력신호로 출력하기 위한 레벨복원수단을 포함한다.-
公开(公告)号：KR1019990012425A
公开(公告)日：1999-02-25
申请号：KR1019970035816
申请日：1997-07-29
Applicant: 삼성전자주식회사
IPC: G11C7/06
Abstract: 본 발명은 차동 입력 신호를 입력받기 위한 제 1 차동 입력 쌍과 제 1 및 제 2 차동 출력들을 포함하는 제 1 차동 출력 쌍을 갖는 제 1 차동 입력부와; 상기 입력부의 상기 제 1 차동 출력 쌍에 연결된 제 2 차동 입력 쌍, 상기 연산 증폭기 회로의 제 1 출력에 연결된 제 1 캐스코드 전류원 및 상기 연산 증폭기 회로의 제 2 출력에 연결된 제 2 캐스코드 전류원을 갖는 캐스코드 전류원부와; 상기 연산 증폭기 회로의 상기 제 1 출력에 연결된 제 1 미러 전류원과 상기 연산 증폭기 회로의 상기 제 2 출력에 연결된 제 2 미러 전류원을 가지며, 제 3 및 제 4 차동 출력들을 포함하는 제 2 차동 출력 쌍을 갖는 캐스코드 전류 미러부와; 상기 차동 입력 신호를 입력받기 위한 제 2 차동 입력 쌍과 상기 제 3 및 제 4 차동 출력 쌍에 연결된 제 3 차동 입력 쌍을 갖는 제 2 차동 입력부 및; 상기 클럭 신호에 응답하여 상기 각 부를 요구되는 동작 상태로 바이어스하기 위한 바이어스 회로로 구성된다.
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Patent Agency Ranking
公开(公告)号：KR1019980045191A
公开(公告)日：1998-09-15
申请号：KR1019960063352
申请日：1996-12-09
Applicant: 삼성전자주식회사
IPC: H03G3/20
Abstract: 증폭기의 입력 트랜지스터를 이용한 프로그래머블 이득 및 감쇠량 조정방법을 개시한다.
이는 프로그래머블 이득 및 감쇠량 조정방법에 있어서, 증폭기의 입력 트랜지스터를 복수개로 나누고 출력을 입력 트랜지스터로 피드백시켜서, 그 피드백 트랜지스터와 실제 입력의 트랜지스터의 비를 이용하여 이득 및 감쇠량을 조정함을 특징으로 한다.
따라서, 회로 구현에 있어 수동소자의 수를 대폭 줄일 수 있는 장점이 있다.-
公开(公告)号：KR1019980016856A
公开(公告)日：1998-06-05
申请号：KR1019960036550
申请日：1996-08-29
Applicant: 삼성전자주식회사
IPC: H03M1/12
Abstract: 본 발명에서는 입력 충전 용량을 줄인 멀티 플라잉 디지탈/아날로그 변환기가 개시된다. 그 변환기는 디지탈 신호를 아날로그 신호로 변환하는 디지탈/아날로그 변환수단과, 디지탈/아날로그 변환수단의 출력과 아날로그 입력신호의 차를 검출하는 신호 감산 수단 및 신호 감산 수단으로부터 출력되는 차를 2N-1배로 증폭하는 증폭수단을 구비하는 것을 특징으로 하고, 전력 소모가 줄어드는 효과가 있다.
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公开(公告)号：KR1019970024516A
公开(公告)日：1997-05-30
申请号：KR1019950035260
申请日：1995-10-13
Applicant: 삼성전자주식회사
Inventor： 강근순
IPC: H03F3/183
Abstract: 본 발명은 프로그래머블 전압증폭기에 관한 것으로서, 특히 오프셋 에러가 제거된 프로그래머블 전압증폭기에 관한 것이다.
본 발명은 일정한 단위 이득 대역폭을 얻는 프로그래머블 전압 증폭기에 있어서, 입력 단자에 인가된 입력 신호를 각 제어 신호가 샘플링 모드인 것에 의해 샘플링 하는 제1증폭단 및 상기 각 제어 신호가 증폭모드로 바뀌는 것에 의해 상기 제1증폭단과 연결되며, 오프셋 에러전압이 출력에 포함되지 않도록 오프셋 전압을 제거하여 출력하는 제2증폭단을 구비하는 것을 특징으로 한다.
따라서 본 발명은 상기 제2증폭단에 오프셋 제거용 커패시터를 사용하여 출력에 나타나는 오프셋 에러 전압이 제거된 정확한 출력 전압을 얻을 수 있는 효과가 있다.-
公开(公告)号：KR100476874B1
公开(公告)日：2005-07-12
申请号：KR1019970051637
申请日：1997-10-08
Applicant: 삼성전자주식회사
IPC: H03K5/05
Abstract: 본 발명은 CCD 신호 처리용 아날로그 블록에 관한 것으로서, 더 구체적으로는 새로운 클럭 신호를 내부에서 만들어 PGA의 샘플링 시간을 늘려 동작 속도를 향상시키기 위한 CCD 신호 처리용 아날로그 블록에 관한 것으로서, 외부로부터 인가된 제 1 클럭 신호에 동기되어 CCD신호 중 기준 신호를 샘플링 및 홀드하는 제 1 샘플 홀드부와; 외부로부터 인가된 제 2 클럭 신호에 동기되어 상기 제 1 샘플 및 홀드부에서 유지된 기준 신호를 샘플링 및 홀드하는 제 2 샘플 홀드부와; 상기 제 2 클럭 신호에 동기되어 상기
CCD의 신호 중 데이터를 샘플링 및 홀드하는 제 3 샘플 홀드부와; 상기 제 1 클럭 신호와 제 2 클럭 신호를 인가 받아 듀티가 50%인 제 3 클럭 신호를 출력하는 클럭 신호 발생부; 상기 제 2 샘플 홀드부의 출력과 제 3 샘플 홀드부의 데이터의 차를 출력하는 뺄셈부와; 상기 제 3 클럭 신호에 동기되어 상기 뺄셈부의 출력을 증폭하여 출력하는 PGA와; 상기 제 3 클럭 신호에 동기되어 상기 PGA로부터의
아날로그 출력을 디지털로 변환하는 아날로그-디지탈 변환
기 를 포함한다.
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