公开(公告)号：KR1020050006721A

公开(公告)日：2005-01-17

申请号：KR1020030046647

申请日：2003-07-10

Applicant: 삼성전자주식회사

Inventor： 오명환 ,  강희성 ,  박창현

IPC: H01L21/027

CPC classification number: H01L23/544 ,  G03F9/7076 ,  G03F9/708 ,  G03F9/7084 ,  H01L21/76224 ,  H01L2223/54453 ,  H01L2924/0002 ,  Y10S438/975 ,  H01L2924/00

Abstract: PURPOSE: A method for fabricating a semiconductor device including a photo align key is provided to reduce a photo key irrecognizable defect caused by a damaged photo align key and a photo misalignment defect by preventing a photo align key pattern from being damaged by an upper silicon layer pattern remaining on the photo align key pattern. CONSTITUTION: A buffer layer is formed on a substrate(100). A trench is formed in an isolation region on the substrate. The trench is filled with an insulation layer. A photo align key groove is formed in the insulation layer in a scribe region on the substrate. The remaining buffer layer on the substrate is eliminated.

Abstract translation: 目的：提供一种用于制造包括光对准键的半导体器件的方法，以通过防止光对准键图案被上硅层损坏来减少由损坏的光对准键和光未对准缺陷引起的光钥匙不可识别的缺陷 照片上的图案对齐键图案。 构成：在衬底（100）上形成缓冲层。 在衬底上的隔离区域中形成沟槽。 沟槽填充有绝缘层。 在基板上的划线区域中的绝缘层中形成光对准键槽。 消除了衬底上的剩余缓冲层。

公开(公告)号：KR1020040087500A

公开(公告)日：2004-10-14

申请号：KR1020030021921

申请日：2003-04-08

Applicant: 삼성전자주식회사

Inventor： 이상진 ,  김경수 ,  오창봉 ,  강희성

IPC: H01L29/78

CPC classification number: H01L29/6653 ,  H01L21/2652 ,  H01L21/26586 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: PURPOSE: A method for manufacturing a semiconductor device with a shallow source/drain region is provided to obtain shallow junction and row resistance by using a reverse-ordered source/drain forming process and to restrain overlap of dopants by using an offset spacer forming process. CONSTITUTION: A gate pattern(107) including a gate insulating layer and a gate electrode is formed on a substrate(101). A buffer insulating layer(109), the first and second insulating layer are sequentially formed on the resultant structure. The first spacer is formed at both sidewalls of the gate pattern by etching the second insulating layer. A deep source/drain region(117) is formed in the substrate to align the first spacer. The first spacer is removed. By etching the first insulating layer, an offset spacer(111a) is formed at both sidewalls of the gate pattern. Then, a shallow source/drain region(121) is formed in the substrate adjacent to the deep source/drain region to align the offset spacer.

Abstract translation: 目的：提供一种用于制造具有浅源极/漏极区域的半导体器件的方法，以通过使用反向有序的源极/漏极形成工艺来获得浅结和行电阻，并且通过使用偏移间隔物形成工艺来抑制掺杂剂的重叠。 构成：在基板（101）上形成包括栅极绝缘层和栅电极的栅极图案（107）。 在所得到的结构上依次形成缓冲绝缘层（109），第一绝缘层和第二绝缘层。 通过蚀刻第二绝缘层，在栅极图案的两个侧壁处形成第一间隔物。 在衬底中形成深的源极/漏极区（117）以对准第一间隔物。 第一个垫片被去除。 通过蚀刻第一绝缘层，在栅极图案的两个侧壁处形成偏移间隔物（111a）。 然后，在与深源极/漏极区相邻的衬底中形成浅源极/漏极区（121），以对准偏置间隔物。

公开(公告)号：KR1020040060441A

公开(公告)日：2004-07-06

申请号：KR1020020087238

申请日：2002-12-30

Applicant: 삼성전자주식회사

Inventor： 오명환 ,  오창봉 ,  김영욱 ,  강희성 ,  유혁주 ,  고영건

IPC: H01L21/336

CPC classification number: H01L21/28176 ,  H01L21/28194 ,  H01L21/28202 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L29/6656 ,  H01L29/6659

Abstract: PURPOSE: A method for fabricating a semiconductor device having a gate pattern is provided to cure damage in an etch process for forming a gate pattern by performing a curing process such as an oxygen annealing process and a re-oxidation process. CONSTITUTION: A gate insulating layer(22) is formed on an upper surface of a semiconductor substrate(20). A gate conductive layer(24) is deposited on the upper surface of the semiconductor substrate including the gate insulating layer. A gate pattern is formed by etching the gate conductive layer. A buffer layer(26) is formed on the gate pattern in order not to expose the gate insulating layer. A curing process is performed to remove the damage generated from the etch process for forming the gate pattern.

Abstract translation: 目的：提供一种用于制造具有栅极图案的半导体器件的方法，以通过执行诸如氧退火工艺和再氧化工艺的固化工艺在用于形成栅极图案的蚀刻工艺中固化损伤。 构成：在半导体衬底（20）的上表面上形成栅极绝缘层（22）。 栅极导电层（24）沉积在包括栅极绝缘层的半导体衬底的上表面上。 通过蚀刻栅极导电层形成栅极图案。 为了不露出栅极绝缘层，在栅极图案上形成缓冲层（26）。 执行固化过程以消除由用于形成栅极图案的蚀刻工艺产生的损伤。

公开(公告)号：KR1020040038546A

公开(公告)日：2004-05-08

申请号：KR1020020067545

申请日：2002-11-01

Applicant: 삼성전자주식회사

Inventor： 김경수 ,  김영욱 ,  오창봉 ,  강희성 ,  유혁주

IPC: H01L21/336

CPC classification number: H01L29/42368 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/31116 ,  H01L21/31604 ,  H01L21/31616 ,  H01L21/3185 ,  H01L27/11 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: PURPOSE: A method for fabricating a gate dielectric layer with a multiple thickness in a semiconductor device is provided to embody high thickness uniformity by precisely controlling the thickness of the gate dielectric layer when the gate dielectric layer with the multiple thickness is formed on the same substrate. CONSTITUTION: The first dielectric layer(210) is formed on a semiconductor substrate(100). The second dielectric layer(310) is formed on the first dielectric layer, made of a dielectric material different from that of the first dielectric layer. A part of the second dielectric layer is eliminated to selectively expose a portion of the first dielectric layer under the second dielectric layer. A gate dielectric layer is formed which includes a relatively thick portion composed of the first dielectric layer and the residual second dielectric layer and a relatively thin portion composed of the exposed first dielectric layer.

Abstract translation: 目的：提供一种用于在半导体器件中制造具有多个厚度的栅极电介质层的方法，以在具有多个厚度的栅极介电层形成在同一衬底上时精确地控制栅极电介质层的厚度来实现高厚度均匀性 。 构成：第一电介质层（210）形成在半导体衬底（100）上。 第二电介质层（310）形成在由与第一电介质层不同的电介质材料制成的第一电介质层上。 消除第二电介质层的一部分以选择性地暴露第二电介质层下的第一电介质层的一部分。 形成栅极电介质层，其包括由第一电介质层和残留的第二电介质层组成的相对较厚的部分，以及由暴露的第一介电层组成的相对薄的部分。

公开(公告)号：KR100328598B1

公开(公告)日：2002-03-15

申请号：KR1019990042805

申请日：1999-10-05

Applicant: 삼성전자주식회사

Inventor： 김영광 ,  강희성

IPC: H01L27/06

CPC classification number: H01L23/522 ,  H01L21/32136 ,  H01L21/76838 ,  H01L27/0629 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 플라즈마공정진행시야기되는게이트절연막의열화를막을수 있도록한 정션다이오드가구비된반도체소자및 그제조방법이개시된다. 본발명에서제시된반도체소자는트랜지스터의게이트라인과소정간격이격된지점의기판내에정션다이오드(일방향혹은양방향정션다이오드)를형성하되, 상기다이오드가금속배선라인과접속된게이트라인과는전기적으로분리되고, 금속배선라인일측의더미금속패턴(dummy metal pattern)과는도전성플러그를통해전기적으로연결되도록설계된다. 그결과, 플라즈마식각공정을이용하여배선라인을형성하는과정에서불균일한차지(플라즈마차지)가생성되더라도이를상기다이오드를이용하여모두기판쪽으로흘려보낼수 있게되므로, 게이트절연막내에플라즈마차지가갇히는현상이야기되는것을막을수 있게되어게이트절연막의열화를방지할수 있게된다.

公开(公告)号：KR1020010035990A

公开(公告)日：2001-05-07

申请号：KR1019990042805

申请日：1999-10-05

Applicant: 삼성전자주식회사

Inventor： 김영광 ,  강희성

IPC: H01L27/06

CPC classification number: H01L23/522 ,  H01L21/32136 ,  H01L21/76838 ,  H01L27/0629 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device having a junction diode is provided to prevent plasma charge from being locked in a gate insulating layer and to prevent the gate insulating layer from being deteriorated, by making the plasma charge flow toward a substrate while using the junction diode. CONSTITUTION: A gate line(210) is formed in a predetermined portion of a semiconductor substrate(200) of the first conductivity type by intervening a gate insulating layer. A source/drain region(212) of the second conductivity type is formed in the substrate on both sides of the gate line. A junction diode of the second conductivity type is formed in the substrate and at a position separated from the source/drain region by a predetermined interval. An interlayer dielectric is formed on the entire resultant structure. A plurality of contact holes penetrates the interlayer dielectric to expose respective predetermined portions of the surface of the gate line and the junction diode. A conductive plug(220) is formed in the contact hole. A metal interconnection line(222a) is formed in a predetermined portion of the interlayer dielectric to be connected to the gate line through the conductive plug. A dummy metal pattern(222b) is connected to the junction diode through the conductive plug, disposed at a position separated from the metal interconnection line by a predetermined interval on the interlayer dielectric.

Abstract translation: 目的：提供具有结二极管的半导体器件，以防止等离子体电荷被锁定在栅极绝缘层中，并且通过在使用结二极管时使等离子体电荷流向基板，防止栅极绝缘层劣化。 构成：通过插入栅极绝缘层，在第一导电类型的半导体衬底（200）的预定部分中形成栅极线（210）。 第二导电类型的源极/漏极区域（212）形成在栅极线的两侧的衬底中。 第二导电类型的结二极管形成在衬底中并且在与源极/漏极区分离预定间隔的位置处。 在整个结构结构上形成层间电介质。 多个接触孔穿透层间电介质以暴露栅极线和结二极管的表面的各个预定部分。 导电插头（220）形成在接触孔中。 金属互连线（222a）形成在层间电介质的预定部分中，以通过导电插塞连接到栅极线。 虚设金属图案（222b）通过导电插头连接到结二极管，该导电插头设置在与金属互连线隔开预定间隔的层间电介质上的位置处。

公开(公告)号：KR101913316B1

公开(公告)日：2018-10-31

申请号：KR1020120060049

申请日：2012-06-04

Applicant: 삼성전자주식회사

Inventor： 전중원 ,  강희성 ,  윤대호 ,  이달희 ,  이석주

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/0207 ,  H01L29/94

Abstract: 중앙에위치한로직영역, 및외곽에위치한주변영역을포함하고, 상기로직영역은, 라인형상의로직트랜지스터, 및박스형상의디커플링커패시터를포함하고, 및상기주변영역은, 라인형상의주변트랜지스터, 및상기주변트랜지스터의주위에배치된라인형상의주변더미트랜지스터를포함하는반도체소자가설명된다.

公开(公告)号：KR100569708B1

公开(公告)日：2006-04-10

申请号：KR1020040006823

申请日：2004-02-03

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  오창봉 ,  강희성 ,  고영건

IPC: H01L29/78

Abstract: 리세스된 채널을 갖는 반도체 장치 및 그 제조 방법이 개시되어 있다. 액티브 및 필드 영역이 구분된 반도체 기판이 구비된다. 상기 액티브 영역 상에 형성되고, 게이트 형성 부위에 게이트 트렌치를 갖는 반도체층이 구비된다. 상기 게이트 트렌치 내부를 채우면서 상기 반도체층 상부로 일부 돌출되는 게이트 구조물이 구비된다. 상기 게이트 구조물 양측의 반도체층 표면 아래에 형성된 불순물 영역들이 구비된다. 상기 불순물 영역들과 접속하고, 적어도 상기 불순물 영역 전체를 덮는 도전 패턴을 구비하는 반도체 장치를 제공한다. 상기 반도체 장치는 상기 도전 패턴을 구비함으로서, 이 후의 콘택 형성시에 얼라인 마진이 증가되어 상기 기판 상에 형성되는 액티브 영역의 면적을 더욱 축소시킬 수 있다.

Abstract translation: 公开了具有凹槽的半导体器件及其制造方法。 以及具有与之分离的有源区和场区的半导体衬底。 以及形成在有源区上并在栅极形成部分具有栅极沟槽的半导体层。 并且在填充栅极沟槽时部分地突出在半导体层上方的栅极结构。 提供形成在栅极结构两侧的半导体层表面下方的杂质区域。 并且导电图案连接到杂质区并且至少覆盖整个杂质区。 通过提供导电图案，半导体器件可以在随后的接触形成中增加对准裕量，从而进一步减小形成在基板上的有源区域的面积。

公开(公告)号：KR1020050079292A

公开(公告)日：2005-08-10

申请号：KR1020040007460

申请日：2004-02-05

Applicant: 삼성전자주식회사

Inventor： 리우진화 ,  강희성 ,  류충렬

IPC: H01L21/336 ,  B82Y40/00

CPC classification number: H01L29/66484 ,  H01L29/66659 ,  H01L29/7831 ,  H01L29/7835

Abstract: 반도체 기판의 소정영역 상에 형성된 메사(mesa)형의 반도체층을 이용하여 게이트 전극 및 비대칭의 불순물 영역을 형성하는 방법에 관한 것이다. 반도체 기판의 소정의 영역 상에 메사(MESA)형의 반도체층을 형성한다. 상기 반도체층의 양측에 제1스페이서들을 형성한다. 상기 제1스페이서들의 측벽에 게이트 전극들을 형성한다. 상기 반도체층, 게이트 전극들 및 제1스페이서들을 이용하여 반도체 기판에 저농도 소오스 영역을 형성한다. 상기 게이트 전극들의 측벽에 제2스페이서들을 형성한다. 상기 게이트 전극들, 제1스페이서들 및 제2스페이서들을 이용하여 반도체 기판에 고농도 소오스 영역을 형성하고, 반도체층에 고농도 드레인 영역을 형성한다. 상기 결과물들이 형성된 반도체 기판을 어닐링 공정을 수행하여 상기 고농도 드레인 영역 하부의 반도체 기판에 저농도 드레인 영역을 형성한다. 이로써, 나노미터의 게이트 전극을 형성할 때 발생하는 리소그라피 기술의 문제점을 극복하고, 단채널효과를 억제할 수 있다.

公开(公告)号：KR1020050066176A

公开(公告)日：2005-06-30

申请号：KR1020030097427

申请日：2003-12-26

Applicant: 삼성전자주식회사

Inventor： 류충렬 ,  강희성

IPC: H01L21/027

CPC classification number: H01L21/32139 ,  H01L21/0271 ,  H01L21/0337 ,  H01L21/28132 ,  H01L21/31144 ,  H01L21/76895

Abstract: 셀 영역에는 미세한 선폭을 갖는 반복적인 패턴을 형성하고, 페리 영역에는 상대적으로 큰 선폭을 갖는 패턴들을 형성하는 방법이 개시되어 있다. 메모리 셀 영역 및 페리 영역이 구분되고, 패터닝 대상막이 형성된 반도체 기판을 제공한다. 상기 패터닝 대상막상의 셀 영역에만 라인형의 버퍼 패턴을 형성한다. 상기 셀 영역의 버퍼 패턴 측벽에 측벽 스페이서를 형성하고, 상기 페리 영역 상에는 하드 마스크막을 남긴다. 상기 남아있는 버퍼 패턴을 제거한다. 상기 측벽 스페이서를 분리시켜 셀 하드 마스크 패턴을 형성하고, 상기 페리 영역 상에는 하드 마스크 패턴을 형성한다. 이어서, 상기 셀 및 페리 하드 마스크 패턴을 이용하여 반도체 장치의 미세 패턴을 형성한다. 따라서, 종래의 사진 공정에서 발생하는 문제들을 최소화하면서 미세 패턴을 형성할 수 있다.