公开(公告)号：KR1020060005556A

公开(公告)日：2006-01-18

申请号：KR1020040054397

申请日：2004-07-13

Applicant: 삼성전자주식회사

Inventor： 김경수 ,  강희성 ,  정무경 ,  정우영 ,  유혁주

IPC: H01L21/336

Abstract: 전기적 특성이 향상된 MOS형 반도체 소자를 포함하는 집적 반도체 소자의 제조 방법이 제공된다. 반도체 집적 소자 제조 방법은 (a) 반도체 기판 위에 게이트 절연막과 게이트 전극을 순차적으로 형성하는 단계와, (b) 게이트 전극을 이온 주입 마스크로 사용하여 실리콘 기판 내에 저농도 불순물 영역을 형성하는 단계와, (c) 게이트 전극 양 측벽 상에 제 1 스페이서를 형성하는 단계와, (d) 게이트 전극과 제 1 스페이서를 이온 주입 마스크로 사용하여 저농도 불순물 영역 하부에 제 1 스페이서의 가장자리에 정렬된 고농도 불순물 영역을 형성하는 단계와, (e) 제 1 스페이서 양 측벽 상에 제 2 스페이서를 형성하는 단계 및 (f) 게이트 전극과 제 1 및 제 2 스페이서를 이온 주입 마스크로 사용하여 고농도 불순물 영역 하부에 제 2 스페이서의 가장자리에 정렬된, 고농도 불순물 영역보다 농도가 낮은 불순물 영역을 형성하는 단계를 포함한다.
집적 반도체 소자, MOSFET, 펀치 쓰루, 문턱 전압

公开(公告)号：KR100355035B1

公开(公告)日：2002-10-05

申请号：KR1020010017695

申请日：2001-04-03

Applicant: 삼성전자주식회사

Inventor： 유혁주 ,  고영건

IPC: H01L21/338

公开(公告)号：KR100585886B1

公开(公告)日：2006-06-01

申请号：KR1020040004947

申请日：2004-01-27

Applicant: 삼성전자주식회사

Inventor： 유혁주 ,  강희성 ,  김경수

IPC: H01L27/085

CPC classification number: H03K19/0016 ,  H03K19/0013 ,  H03K2217/0018

Abstract: 동적 문턱 전압(Dynamic Threshold Voltage)을 가지는 MOS 트랜지스터로 이루어진 전류 차단 스위치(Current Cut-off Switch)회로를 포함하는 반도체 회로가 도시된다. 로직 천이 등 일정한 동작을 수행하는 회로가 대기 상태(Sleep Mode)에 있을 경우 전류 차단 스위치 회로는 높은 문턱 전압을 유지하게 된다. 이에 따라 대기 상태에서의 누설 전류는 차단되며, 전력 소모는 최소화된다. 또한, 일정한 동작을 수행하는 회로가 동작 상태(Operating Mode)에 있을 경우 전류 차단 스위치 회로를 이루는 DTMOS(Dynamic Threshold MOS)는 낮은 문턱 전압을 가지게 되어, 회로에 충분한 전력을 공급할 수 있다. 이를 위해 DTMOS의 게이트와 바디는 직접 연결되거나, 게이트의 전압에 따라 바디는 소정의 전압으로 제어된다.

公开(公告)号：KR100487525B1

公开(公告)日：2005-05-03

申请号：KR1020020022681

申请日：2002-04-25

Applicant: 삼성전자주식회사

Inventor： 유혁주 ,  김영욱 ,  오창봉 ,  강희성

IPC: H01L27/092

CPC classification number: H01L27/092 ,  H01L21/823842

Abstract: 본 발명은 실리콘게르마늄 게이트를 이용한 CMOS 반도체 소자 및 그 제조 방법에 관한 것으로서, 실리콘게르마늄 전극막이 PMOS영역에만 형성되고 NMOS영역에는 형성되지 않도록 하기 위해 게이트 절연막, 선택적 막질인 도전성 전극막, 실리콘게르마늄 전극막 그리고 도전성 비정질 전극막을 순차적으로 반도체 기판 상에 형성 한 이후에, 사진식각공정을 통해 NMOS영역의 실리콘게르마늄 전극막을 제거하여 PMOS영역에만 실리콘게르마늄 전극막이 남게 한다.

公开(公告)号：KR1020050049991A

公开(公告)日：2005-05-27

申请号：KR1020030083783

申请日：2003-11-24

Applicant: 삼성전자주식회사

Inventor： 진유승 ,  안종현 ,  유혁주

IPC: H01L21/336

CPC classification number: H01L29/4925 ,  H01L21/28035 ,  H01L21/28044 ,  H01L21/28052 ,  H01L21/28114 ,  H01L21/823425 ,  H01L21/823437 ,  H01L21/823443 ,  H01L21/823468 ,  H01L29/42376 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/78 ,  H01L29/7833

Abstract: 반도체 장치의 제조방법이 개시되어 있다. 액티브 영역이 정의된 반도체 기판 상에 게이트 절연막 및 게이트 전극을 차례로 형성한다. 게이트 전극을 포함하는 반도체 기판 상에 평탄화층을 형성한다. 액티브 영역이 노출되지 않도록 평탄화층을 제거하여 게이트 전극의 상면을 노출시킨다. 노출된 게이트 전극의 상면 상에 선택적으로 실리콘 에피택시얼층을 형성한 후, 상기 평탄화층을 제거한다. 게이트 전극 및 실리콘 에피택시얼층의 측면 상에 게이트 스페이서를 형성한 후, 게이트 전극 양측의 액티브 영역의 표면에 소오스/드레인 영역을 형성한다. 소오스/드레인 영역을 제외한 게이트 영역에만 선택적으로 실리콘 에피택시얼층을 성장시킴으로써, 안정적인 게이트 저항을 확보하고 게이트 전극과 소오스/드레인 영역 사이의 기생 커패시턴스를 줄일 수 있다.

公开(公告)号：KR100442885B1

公开(公告)日：2004-08-02

申请号：KR1020020067545

申请日：2002-11-01

Applicant: 삼성전자주식회사

Inventor： 김경수 ,  김영욱 ,  오창봉 ,  강희성 ,  유혁주

IPC: H01L21/336

CPC classification number: H01L29/42368 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/31116 ,  H01L21/31604 ,  H01L21/31616 ,  H01L21/3185 ,  H01L27/11 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: In a method for manufacturing a multi-thickness gate dielectric layer of a semiconductor device, a first dielectric layer is formed on a semiconductor substrate. A second dielectric layer is formed using a different dielectric material from the material constituting the first dielectric layer on the first dielectric layer. A portion of the second dielectric layer is selectively removed so as to selectively expose the first dielectric layer under the second dielectric layer. A portion of the exposed first dielectric layer is selectively removed so as to selectively expose the semiconductor substrate under the exposed first dielectric layer. Thereafter, a third dielectric layer having a thinner thickness than the first dielectric layer is formed on the exposed semiconductor substrate. As a result, a gate dielectric layer is formed to include a thick portion formed of the first dielectric layer and remaining second dielectric layer, a medium-thickness portion formed of the remaining first dielectric layer, and a thin portion formed of the third dielectric layer.

Abstract translation: 在用于制造半导体器件的多厚度栅极电介质层的方法中，在半导体衬底上形成第一电介质层。 第二电介质层使用与构成第一电介质层上的第一电介质层的材料不同的电介质材料形成。 选择性地去除第二电介质层的一部分，以选择性地暴露第二电介质层下的第一电介质层。 选择性地去除暴露的第一介电层的一部分，以选择性地暴露暴露的第一介电层下方的半导体衬底。 之后，在暴露的半导体衬底上形成厚度比第一介电层更薄的第三介电层。 结果，栅电介质层形成为包括由第一电介质层和剩余的第二电介质层形成的厚部分，由剩余的第一电介质层形成的中厚部分和由第三电介质层形成的薄部分 。

公开(公告)号：KR100607198B1

公开(公告)日：2006-08-01

申请号：KR1020050014241

申请日：2005-02-21

Applicant: 삼성전자주식회사

Inventor： 유혁주 ,  신헌종 ,  강희성 ,  류충렬 ,  정무경 ,  김경수

IPC: H01L21/762

Abstract: 반도체소자의 트렌치 소자 분리 방법을 제공한다. 이 방법은 앤모스 영역 및 피모스 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 앤모스 영역 상에 앤모스 필드 영역을 노출시키는 제1 마스크막 패턴을 형성함과 동시에, 상기 피모스 영역 상에 피모스 필드 영역을 노출시키는 제2 마스크막 패턴을 형성한다. 상기 피모스 영역을 덮고 상기 앤모스 영역을 노출시키는 제1 포토레지스트막 패턴을 형성한다. 상기 제1 마스크막 패턴 및 상기 제1 포토레지스트막 패턴을 이온주입 마스크로 사용하여 상기 앤모스 영역 내에 제1 불순물 이온들을 주입하여 상기 앤모스 필드 영역 내에 제1 불순물막을 형성한다. 이 경우에, 상기 제1 불순물막은 상기 제1 마스크막 패턴 하부로 소정 부분 연장되도록 형성된다. 상기 제1 포토레지스트막 패턴을 제거한다. 상기 제1 및 제2 마스크막 패턴 들을 식각마스크로 사용하여 반도체기판을 식각하여 상기 앤모스 필드 영역 및 상기 피모스 필드 영역 내에 트렌치를 형성함과 동시에, 상기 제1 마스크막 패턴 하부에 잔존하는 제1 불순물막 패턴을 형성한다. 상기 트렌치를 채우는 트렌치 소자분리막을 형성한다.
반도체소자, 트렌치 소자 분리, 문턱 전압, 이온 주입, 불순물 이온들

Abstract translation: 提供了一种半导体器件的沟槽器件隔离方法。 该方法包括制备具有黑洞区域和pmos区域的半导体衬底。 在非晶区上形成第一掩模膜图案以暴露非晶场区，并且形成第二掩模膜图案以暴露非晶区上的顺磁场区。 由此形成覆盖PMOS区域并暴露NMOS区域的第一光致抗蚀剂膜图案。 使用第一掩模膜图案和第一光刻胶膜图案作为离子注入掩模将第一杂质离子注入到台面区中，以在台面场区中形成第一杂质膜。 在这种情况下，第一杂质膜形成为延伸到第一掩模膜图案下方的预定部分。 第一光致抗蚀剂膜图案被去除。 使用第一掩模膜图案和第二掩模膜图案作为蚀刻掩模蚀刻半导体衬底以在第一掩模膜区域和第二掩模膜区域以及第一掩模膜图案和第二掩模膜图案中形成沟槽， 形成1个杂质膜图案。 由此形成填充沟槽的沟槽隔离膜。

公开(公告)号：KR1020040060441A

公开(公告)日：2004-07-06

申请号：KR1020020087238

申请日：2002-12-30

Applicant: 삼성전자주식회사

Inventor： 오명환 ,  오창봉 ,  김영욱 ,  강희성 ,  유혁주 ,  고영건

IPC: H01L21/336

CPC classification number: H01L21/28176 ,  H01L21/28194 ,  H01L21/28202 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L29/6656 ,  H01L29/6659

Abstract: PURPOSE: A method for fabricating a semiconductor device having a gate pattern is provided to cure damage in an etch process for forming a gate pattern by performing a curing process such as an oxygen annealing process and a re-oxidation process. CONSTITUTION: A gate insulating layer(22) is formed on an upper surface of a semiconductor substrate(20). A gate conductive layer(24) is deposited on the upper surface of the semiconductor substrate including the gate insulating layer. A gate pattern is formed by etching the gate conductive layer. A buffer layer(26) is formed on the gate pattern in order not to expose the gate insulating layer. A curing process is performed to remove the damage generated from the etch process for forming the gate pattern.

Abstract translation: 目的：提供一种用于制造具有栅极图案的半导体器件的方法，以通过执行诸如氧退火工艺和再氧化工艺的固化工艺在用于形成栅极图案的蚀刻工艺中固化损伤。 构成：在半导体衬底（20）的上表面上形成栅极绝缘层（22）。 栅极导电层（24）沉积在包括栅极绝缘层的半导体衬底的上表面上。 通过蚀刻栅极导电层形成栅极图案。 为了不露出栅极绝缘层，在栅极图案上形成缓冲层（26）。 执行固化过程以消除由用于形成栅极图案的蚀刻工艺产生的损伤。

公开(公告)号：KR1020040038546A

公开(公告)日：2004-05-08

申请号：KR1020020067545

申请日：2002-11-01

Applicant: 삼성전자주식회사

Inventor： 김경수 ,  김영욱 ,  오창봉 ,  강희성 ,  유혁주

IPC: H01L21/336

CPC classification number: H01L29/42368 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/31116 ,  H01L21/31604 ,  H01L21/31616 ,  H01L21/3185 ,  H01L27/11 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: PURPOSE: A method for fabricating a gate dielectric layer with a multiple thickness in a semiconductor device is provided to embody high thickness uniformity by precisely controlling the thickness of the gate dielectric layer when the gate dielectric layer with the multiple thickness is formed on the same substrate. CONSTITUTION: The first dielectric layer(210) is formed on a semiconductor substrate(100). The second dielectric layer(310) is formed on the first dielectric layer, made of a dielectric material different from that of the first dielectric layer. A part of the second dielectric layer is eliminated to selectively expose a portion of the first dielectric layer under the second dielectric layer. A gate dielectric layer is formed which includes a relatively thick portion composed of the first dielectric layer and the residual second dielectric layer and a relatively thin portion composed of the exposed first dielectric layer.

Abstract translation: 目的：提供一种用于在半导体器件中制造具有多个厚度的栅极电介质层的方法，以在具有多个厚度的栅极介电层形成在同一衬底上时精确地控制栅极电介质层的厚度来实现高厚度均匀性 。 构成：第一电介质层（210）形成在半导体衬底（100）上。 第二电介质层（310）形成在由与第一电介质层不同的电介质材料制成的第一电介质层上。 消除第二电介质层的一部分以选择性地暴露第二电介质层下的第一电介质层的一部分。 形成栅极电介质层，其包括由第一电介质层和残留的第二电介质层组成的相对较厚的部分，以及由暴露的第一介电层组成的相对薄的部分。

公开(公告)号：KR100541656B1

公开(公告)日：2006-01-11

申请号：KR1020040061161

申请日：2004-08-03

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  강희성 ,  유혁주 ,  정우영 ,  김경수

IPC: H01L21/8238

Abstract: 성능이 향상된 CMOS 소자가 제공된다. CMOS 소자는 제1 폭 영역과 콘택 형성 영역이 되며 상기 제1 폭보다 넓은 제2 폭 영역으로 이루어진 적어도 하나의 다폭 액티브 영역 쌍을 포함하는 제1 액티브 영역과, 제1 액티브 영역상에 배열된 제1 게이트와, 제1 액티브 영역 내에 형성된 제1 도전형 소오스/드레인 영역을 포함하는 제1 도전형 MOS 트랜지스터 및 제1 폭보다 넓은 제3 폭을 가지는 제2 액티브 영역과, 제2 액티브 영역상에 배열된 제2 게이트와, 제2 액티브 영역 내에 형성된 제2 도전형 소오스/드레인 영역을 포함하는 제2 도전형 MOS 트랜지스터를 포함한다. CMOS 소자의 제조 방법 또한 제공된다.
CMOS, 스트레스, 레이아웃, 전자, 정공

Abstract translation: 提供具有改进性能的CMOS器件。 所述CMOS器件包括：第一有源区域，所述第一有源区域包括第一宽度区域和接触形成区域以及具有比所述第一宽度宽的第二宽度区域的至少一个宽有源区域对， 1栅极，第一导电型MOS晶体管，包括形成在第一有源区中的第一导电型源极/漏极区，具有大于第一宽度的第三宽度的第二有源区和形成在第二有源区上的第二有源区， 以及第二导电型MOS晶体管，其包括形成在第二有源区中的第二导电型源极/漏极区。 还提供了一种制造CMOS器件的方法。