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公开(公告)号：KR100640662B1
公开(公告)日：2006-11-01
申请号：KR1020050072006
申请日：2005-08-06
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: A semiconductor device having a barrier metal spacer and a manufacturing method thereof are provided to prevent penetration of copper into interlayer dielectrics by covering a sidewall of a first dielectric with a first barrier metal spacer. First metal lines(210,255b) are formed on a semiconductor substrate(203). An etch stop layer(212) is formed on the first metal line. The etch stop layer includes an opening unit exposing at least part of the first metal line. Interlayer dielectrics(205,220) are formed on the etch stop layer. The interlayer dielectric includes a via hole connected to the opening unit to expose a part of the first metal line. A first barrier metal spacer(240) covers a sidewall of the exposed interlayer dielectric in the via hole. The first barrier metal spacer exposes a part of the first metal line. The first barrier metal spacer exposes at least lower end of the sidewall of the exposed etch stop layer. A via plug(255a) gap-fills the via hole and the opening unit. The via plug is electrically connected to the part of the metal line and is unconnected to the interlayer dielectric.
Abstract translation: 提供具有阻挡金属隔板的半导体器件及其制造方法，以通过用第一阻挡金属隔板覆盖第一电介质的侧壁来防止铜渗入层间电介质。 第一金属线（210,255b）形成在半导体衬底（203）上。 在第一金属线上形成蚀刻停止层（212）。 蚀刻停止层包括暴露第一金属线的至少一部分的开口单元。 层间电介质（205,220）形成在蚀刻停止层上。 层间电介质包括连接到开口单元的通孔以暴露第一金属线的一部分。 第一阻挡金属隔离物（240）覆盖通孔中暴露的层间电介质的侧壁。 第一阻挡金属隔板暴露第一金属线的一部分。 第一阻挡金属间隔件暴露暴露的蚀刻停止层的侧壁的至少下端。 通孔插塞（255a）以间隙填充通孔和开口单元。 通孔插塞电连接到金属线的一部分并且不连接到层间电介质。
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公开(公告)号：KR100549006B1
公开(公告)日：2006-02-02
申请号：KR1020040013687
申请日：2004-02-27
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/66507 , H01L21/28097 , H01L29/665 , H01L29/66545 , H01L29/6659
Abstract: 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 하부 게이트 패턴, 절연막 패턴 및 상부 게이트 패턴을 갖는 게이트 패턴 및 게이트 스페이서들을 구비한다. 상기 게이트 패턴 및 게이트 스페이서들을 이온주입 마스크로 사용하여 활성영역 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 이어서, 상기 게이트 패턴을 갖는 반도체기판 상에 보호막을 형성한 후, 상기 상부 게이트 패턴이 노출될때까지 상기 보호막을 평탄화시킨다. 그 후, 노출된 상기 상부 게이트 패턴 및 절연막 패턴을 제거하여 상기 하부 게이트 패턴을 노출시킨다. 이어, 상기 보호막을 선택적으로 제거하여 상기 소오스/드레인 영역들을 노출시킨다. 상기 노출된 하부 게이트 패턴의 전체를 게이트 실리사이드막으로 변환시킴과 동시에 상기 소오스/드레인 영역들의 표면들에 실리사이드막을 형성한다.
실리사이드막, 하부 게이트 패턴, 절연막 패턴, 상부 게이트 패턴, 보호막-
公开(公告)号：KR1020060005556A
公开(公告)日：2006-01-18
申请号：KR1020040054397
申请日：2004-07-13
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 전기적 특성이 향상된 MOS형 반도체 소자를 포함하는 집적 반도체 소자의 제조 방법이 제공된다. 반도체 집적 소자 제조 방법은 (a) 반도체 기판 위에 게이트 절연막과 게이트 전극을 순차적으로 형성하는 단계와, (b) 게이트 전극을 이온 주입 마스크로 사용하여 실리콘 기판 내에 저농도 불순물 영역을 형성하는 단계와, (c) 게이트 전극 양 측벽 상에 제 1 스페이서를 형성하는 단계와, (d) 게이트 전극과 제 1 스페이서를 이온 주입 마스크로 사용하여 저농도 불순물 영역 하부에 제 1 스페이서의 가장자리에 정렬된 고농도 불순물 영역을 형성하는 단계와, (e) 제 1 스페이서 양 측벽 상에 제 2 스페이서를 형성하는 단계 및 (f) 게이트 전극과 제 1 및 제 2 스페이서를 이온 주입 마스크로 사용하여 고농도 불순물 영역 하부에 제 2 스페이서의 가장자리에 정렬된, 고농도 불순물 영역보다 농도가 낮은 불순물 영역을 형성하는 단계를 포함한다.
집적 반도체 소자, MOSFET, 펀치 쓰루, 문턱 전압-
公开(公告)号：KR100510525B1
公开(公告)日：2005-08-26
申请号：KR1020030021921
申请日：2003-04-08
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/6653 , H01L21/2652 , H01L21/26586 , H01L29/6656 , H01L29/6659 , H01L29/7833
Abstract: 얕은 소오스/드레인 영역을 갖는 반도체 소자의 제조방법을 제공한다. 본 발명은 게이트 패턴의 양측벽의 절연막 상에 제1 스페이서를 형성한다. 상기 제1 스페이서에 얼라인되도록 상기 반도체 기판에 깊은 소오스/드레인 영역을 형성한다. 상기 제1 스페이서를 제거한 후, 상기 절연막을 식각하여 상기 게이트 패턴의 양측벽에 오프셋용 제2 스페이서를 형성한다. 상기 오프셋용 제2 스페이서에 얼라인되고 상기 깊은 소오스/드레인 영역에 인접한 반도체 기판에 얕은 소오스/드레인 영역을 형성한다. 이에 따라, 본 발명은 깊은 소오스/드레인 영역을 얕은 소오스/드레인 영역보다 먼저 형성함과 동시에 상기 오프셋용 제2 스페이서에 의해 점점 작아지는 게이트 패턴 선폭으로 인해 발생하는 얕은 소오스/드레인 영역에 이온주입되는 불순물의 중첩을 억제할 수 있다.
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公开(公告)号：KR1020050068756A
公开(公告)日：2005-07-05
申请号：KR1020030100554
申请日：2003-12-30
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: 2가지 이상의 동작전압을 갖는 반도체 소자의 다중 게이트 절연막 형성방법은, 제 1 내지 제 4 영역을 포함하는 반도체 기판 상의 전 영역에 제 1 절연막을 형성하는 단계; 제 1 절연막 상에 제 3 영역과 제 4 영역이 노출되도록 제 1 포토레지스트 패턴을 형성하는 단계; 제 1 포토레지스트 패턴을 마스크로해서 제 1 절연막을 식각하는 단계; 제 1 포토레지스트 패턴 제거후, 세정 공정을 실시하는 단계; 상기 결과물 상에 제 1 절연막과 유전상수 값이 상이한 제 2 절연막을 형성하는 단계; 제 2 절연막 상에 제 2 영역과 제 3 영역이 노출되도록 제 2 포토레지스트 패턴을 형성하는 단계; 제 2 포토레지스트 패턴을 마스크로해서 제 2 절연막을 식각하는 단계; 상기 기판 상으로 N₂불순물을 이온주입하여, 기판 내의 제 2, 제 3 영역에 불순물 도핑 영역을 형성하는 단계; 제 2 포토레지스트 패턴 제거후, 세정 공정을 실시하는 단계; 및 상기 결과물 상에 제 2 절연막과 유전상수 값이 상이한 제 3 절연막을 형성하는 단계;를 포함하여, 기판 상의 제 1 내지 제 4 영역에 두께가 다른 4 종류의 다중 게이트 절연막을 형성하는 것을 특징으로 한다.
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Patent Agency Ranking
公开(公告)号：KR100442089B1
公开(公告)日：2004-07-27
申请号：KR1020020005052
申请日：2002-01-29
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/66583 , H01L21/28114 , H01L21/28238 , H01L29/42376 , H01L29/51 , H01L29/517 , H01L29/518 , H01L29/66553 , H01L29/6659 , H01L29/7833
Abstract: In methods for fabricating MOS transistors with notched gate electrodes, a notched gate electrode may be readily fabricated using a damascene process for filling a stair-shaped opening formed in a multi-layered insulation layer. In this manner, the width and a height of the notch region of the gate electrode may be readily adjusted and controlled.
Abstract translation: 在用于制造具有带凹口栅电极的MOS晶体管的方法中，可以使用镶嵌工艺容易地制造凹口栅电极，用于填充形成在多层绝缘层中的阶梯形开口。 以这种方式，可以容易地调整和控制栅电极的凹口区域的宽度和高度。
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公开(公告)号：KR1020030075463A
公开(公告)日：2003-09-26
申请号：KR1020020014705
申请日：2002-03-19
Applicant: 삼성전자주식회사
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , H01L21/84 , H01L27/1104 , H01L27/1203
Abstract: PURPOSE: An SRAM(Static Random Access Memory) cell and a method for manufacturing the same are provided to be capable of removing floating body effect by connecting a floated body of an MOS(Metal-Oxide-Semiconductor) transistor having an SOI(Silicon On Insulator) wafer to a ground line. CONSTITUTION: An SRAM cell is provided with a field region(610) formed at the predetermined portion of a semiconductor layer for defining active regions, a word line(620) located across the upper portion of the actives, a plurality of gate electrodes(630a,630b) located across the word line, the first conductive type node regions(602a,602b) formed at the active region formed between the word line and a gate electrode, the first conductive type source region(603) formed near the gate electrode and opposite to the node regions, a body prolonged part(600c) connected to the source region. Preferably, the body prolonged part includes the second conductive type body pick-up region(600d), wherein the body pick-up region is connected to a ground line through a conductive contact plug.
Abstract translation: 目的：提供一种SRAM（静态随机存取存储器）单元及其制造方法，能够通过连接具有SOI的MOS（金属氧化物半导体）晶体管的浮置体，从而去除浮体效应 绝缘体）晶圆到地线。 构造：SRAM单元设置有形成在用于限定有源区的半导体层的预定部分处的场区（610），跨越活性物质的上部定位的字线（620），多个栅电极（630a ，630b），形成在形成在字线和栅电极之间的有源区上的第一导电型节点区域（602a，602b），形成在栅极附近的第一导电型源极区域（603）和 与节点区域相对的主体延长部分（600c）连接到源区域。 优选地，身体延长部分包括第二导电类型体拾取区域（600d），其中身体拾取区域通过导电接触插塞连接到接地线。
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公开(公告)号：KR100585886B1
公开(公告)日：2006-06-01
申请号：KR1020040004947
申请日：2004-01-27
Applicant: 삼성전자주식회사
IPC: H01L27/085
CPC classification number: H03K19/0016 , H03K19/0013 , H03K2217/0018
Abstract: 동적 문턱 전압(Dynamic Threshold Voltage)을 가지는 MOS 트랜지스터로 이루어진 전류 차단 스위치(Current Cut-off Switch)회로를 포함하는 반도체 회로가 도시된다. 로직 천이 등 일정한 동작을 수행하는 회로가 대기 상태(Sleep Mode)에 있을 경우 전류 차단 스위치 회로는 높은 문턱 전압을 유지하게 된다. 이에 따라 대기 상태에서의 누설 전류는 차단되며, 전력 소모는 최소화된다. 또한, 일정한 동작을 수행하는 회로가 동작 상태(Operating Mode)에 있을 경우 전류 차단 스위치 회로를 이루는 DTMOS(Dynamic Threshold MOS)는 낮은 문턱 전압을 가지게 되어, 회로에 충분한 전력을 공급할 수 있다. 이를 위해 DTMOS의 게이트와 바디는 직접 연결되거나, 게이트의 전압에 따라 바디는 소정의 전압으로 제어된다.
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公开(公告)号：KR1020050078793A
公开(公告)日：2005-08-08
申请号：KR1020040006823
申请日：2004-02-03
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/66734 , H01L29/66719 , H01L29/7812 , H01L29/7813
Abstract: 리세스된 채널을 갖는 반도체 장치 및 그 제조 방법이 개시되어 있다. 액티브 및 필드 영역이 구분된 반도체 기판이 구비된다. 상기 액티브 영역 상에 형성되고, 게이트 형성 부위에 게이트 트렌치를 갖는 반도체층이 구비된다. 상기 게이트 트렌치 내부를 채우면서 상기 반도체층 상부로 일부 돌출되는 게이트 구조물이 구비된다. 상기 게이트 구조물 양측의 반도체층 표면 아래에 형성된 불순물 영역들이 구비된다. 상기 불순물 영역들과 접속하고, 적어도 상기 불순물 영역 전체를 덮는 도전 패턴을 구비하는 반도체 장치를 제공한다. 상기 반도체 장치는 상기 도전 패턴을 구비함으로서, 이 후의 콘택 형성시에 얼라인 마진이 증가되어 상기 기판 상에 형성되는 액티브 영역의 면적을 더욱 축소시킬 수 있다.
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公开(公告)号：KR100487525B1
公开(公告)日：2005-05-03
申请号：KR1020020022681
申请日：2002-04-25
Applicant: 삼성전자주식회사
IPC: H01L27/092
CPC classification number: H01L27/092 , H01L21/823842
Abstract: 본 발명은 실리콘게르마늄 게이트를 이용한 CMOS 반도체 소자 및 그 제조 방법에 관한 것으로서, 실리콘게르마늄 전극막이 PMOS영역에만 형성되고 NMOS영역에는 형성되지 않도록 하기 위해 게이트 절연막, 선택적 막질인 도전성 전극막, 실리콘게르마늄 전극막 그리고 도전성 비정질 전극막을 순차적으로 반도체 기판 상에 형성 한 이후에, 사진식각공정을 통해 NMOS영역의 실리콘게르마늄 전극막을 제거하여 PMOS영역에만 실리콘게르마늄 전극막이 남게 한다.
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