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公开(公告)号：KR1020070096462A
公开(公告)日：2007-10-02
申请号：KR1020060026986
申请日：2006-03-24
Applicant: 삼성전자주식회사
Abstract: A recording medium, a test automation method and device using the same are provided to prevent a test from being stopped due to a specific test item and to increase developing efficiency of a storage medium player by analyzing the test item generating a fatal error separately by checking a database stored in a local storage of a player. A test automation method using a recording medium includes a step of selecting a test item formed at the recording medium, according to a test scenario(520); a step of operating the selected test item(530); a step of keeping information data with original information of the operated test item, when an error occurs(540); a step of decoding the kept information data; and a step of selecting the test item positioned next to the test item corresponding to the original information on the test scenario, on the basis of the decoded information data. A test automation device comprises a selection unit, an operation unit, and a keeping unit. The selection unit selects the test item formed at the recording medium, according to the test scenario. The operation unit operates the selected test item. The keeping unit keeps the information data with the original information of the operated test item.
Abstract translation: 提供了一种记录介质，测试自动化方法和使用该记录介质的测试自动化方法和装置，以防止由于特定测试项目而导致的测试被停止，并且通过分析通过检查来分析产生致命错误的测试项目来提高存储介质播放器的开发效率 存储在播放器的本地存储器中的数据库。 使用记录介质的测试自动化方法包括根据测试场景选择在记录介质上形成的测试项目的步骤（520）; 操作所选择的测试项目的步骤（530）; 当发生错误时，保持具有所操作的测试项目的原始信息的信息数据的步骤（540）; 对保持的信息数据进行解码的步骤; 以及基于解码的信息数据选择与测试场景上的原始信息相对应的测试项目旁边的测试项目的步骤。 测试自动化设备包括选择单元，操作单元和保持单元。 选择单元根据测试场景选择在记录介质上形成的测试项目。 操作单元操作所选的测试项目。 保持单元将信息数据与所操作的测试项目的原始信息保持一致。
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公开(公告)号：KR100663585B1
公开(公告)日：2007-01-02
申请号：KR1019990028087
申请日：1999-07-12
Applicant: 삼성전자주식회사
Inventor： 김민정
IPC: H04L12/28
Abstract: 가. 본 발명의 청구범위가 속하는 기술분야
비동기전송모드 시스템의 부하 감쇄방법에 관한 것이다.
나. 본 발명이 해결하고자 하는 과제
비동기전송모드 시스템에서 패킷 데이터의 처리속도를 향상시키기 위해 부하를 줄이는 방법을 제공함에 있다.
다. 본 발명의 기술적 요지
BUS와, 랜 경쟁 서버와, 외부 또는 내부 랜 경쟁 클라이언트로 이루어지는 비동기전송모드 시스템의 부하 감쇠방법에 있어서, 상기 BUS로부터 패킷 데이터 발생 시 상기 패킷 데이터가 멀티캐스트 순방향 가상채널 연결을 통해 수신되었는지를 판단하는 과정과, 상기 패킷 데이터가 멀티캐스트 순방향 가상채널 연결을 통해 수신된 비동기전송모드 응용 계층 서비스 억세스 포인트 정보를 검색하여 내부 랜 경쟁 클라이언트가 있는지를 판단하는 과정과, 상기 내부 랜 경쟁 클라언트가 연결되어 있으면 상기 내부 랜 경쟁 클라이언트로 비동기전송모드 응용 계층을 통해 패킷 데이터를 전송하는 과정으로 이루어짐을 특징으로 한다.
라. 본 발명의 중요한 용도
비동기전송모드 시스템에서 패킷 데이터 처리시 이용한다.
BUS(Broadcasting and Unknown Service), LEC, 부하감쇠-
公开(公告)号：KR1020050024685A
公开(公告)日：2005-03-11
申请号：KR1020030060767
申请日：2003-09-01
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: PURPOSE: A pattern inspection method using a monitoring-pattern module is provided to detect a notching state and a bridging state in gaps between monitoring patterns by inserting a plurality of monitoring pattern modules in a photo-lithography process. CONSTITUTION: A plurality of monitoring pattern modules including a plurality of monitoring patterns are printed on a plurality of positions on a surface of a wafer by performing a photo-lithography process(120). A gap inspection process is performed to inspect a gap between the monitoring patterns within the monitoring pattern modules(130). Pattern uniformity of the wafer is detected by using a gap state such as a notching state and a bridging state(140).
Abstract translation: 目的：提供使用监视图案模块的图案检查方法，通过在光刻工艺中插入多个监视图案模块来检测监视图案之间的间隙中的切口状态和桥接状态。 构成：通过执行光刻工艺（120），将包括多个监视图案的多个监视图案模块印刷在晶片表面上的多个位置上。 执行间隙检查处理以检查监视模式模块（130）内的监视模式之间的间隙。 通过使用诸如切口状态和桥接状态的间隙状态来检测晶片的图案均匀性（140）。
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公开(公告)号：KR1020000073979A
公开(公告)日：2000-12-05
申请号：KR1019990017617
申请日：1999-05-17
Applicant: 삼성전자주식회사
IPC: H01L21/334
Abstract: PURPOSE: A semiconductor device is provided to guarantee a margin of an etch process, by decreasing metal contact resistance of a salicide layer while preventing a junction leakage current of source/drain regions from increasing. CONSTITUTION: A semiconductor device comprises a semiconductor substrate(10) of a first conductivity type, an isolation layer(11), a gate oxidation layer(27), a gate electrode(27), a gate spacer(33), source/drain regions(35) of a second conductivity type and a salicide layer(40). The isolation layer is formed in a field region of the semiconductor substrate to isolate an active region of the semiconductor substrate. The gate oxidation layer is formed in a center of a bottom of an etch groove which is established in a part of the semiconductor substrate of the active region. The gate electrode is formed on the gate oxidation layer. The gate spacer is formed on a sidewall of the gate electrode, positioned on both sides of a bottom of the etch groove. The source/drain regions are LDD(Lightly Doped Drain) structures formed in the semiconductor substrate of the active region, separated from each other while intervened by the gate electrode. A salicide layer is formed on the source/drain regions and gate electrode, respectively.
Abstract translation: 目的：提供半导体器件以通过降低自对准硅层的金属接触电阻同时防止源极/漏极区域的结漏电流增加来保证蚀刻工艺的余量。 构成：半导体器件包括第一导电类型的半导体衬底（10），隔离层（11），栅极氧化层（27），栅极电极（27），栅极间隔物（33），源极/漏极 第二导电类型的区域（35）和自对准硅化物层（40）。 隔离层形成在半导体衬底的场区域中以隔离半导体衬底的有源区。 栅极氧化层形成在蚀刻槽的底部的中心，该蚀刻槽位于有源区的半导体衬底的一部分中。 栅电极形成在栅极氧化层上。 栅极间隔物形成在栅电极的侧壁上，位于蚀刻槽底部的两侧。 源极/漏极区域是形成在有源区域的半导体衬底中的LDD（轻掺杂漏极）结构，它们被栅电极介入时彼此分离。 分别在源极/漏极区域和栅极电极上形成自对准硅化物层。
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公开(公告)号：KR1020000020578A
公开(公告)日：2000-04-15
申请号：KR1019980039247
申请日：1998-09-22
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: PURPOSE: A semiconductor memory and manufacturing method are provided to prevent the short due to high step coverage by forming a contact portion in lower step coverage, to easily ensure align margin, and to simplify process. CONSTITUTION: A semiconductor memory comprises multi-layered first plugs(106) for connecting a capacitor and a semiconductor substrate(101), and second plugs(108) for connecting bit lines(109) and the semiconductor substrate. The first plug further comprises a lower plug connected to the semiconductor substrate, and an upper plug(111) connected to the capacitor. The lower and upper plugs comprise a pad positioned on respective bottom insulation film.
Abstract translation: 目的：提供一种半导体存储器和制造方法，通过在较低阶段覆盖中形成接触部分，以便容易地确保对准边缘，并简化工艺，以防止由于高台阶覆盖造成的短路。 构成：半导体存储器包括用于连接电容器和半导体衬底（101）的多层第一插头（106）和用于连接位线（109）和半导体衬底的第二插头（108）。 第一插头还包括连接到半导体衬底的下插头和连接到电容器的上插头（111）。 下部和上部插塞包括位于相应的底部绝缘膜上的垫。
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Patent Agency Ranking
公开(公告)号：KR100207457B1
公开(公告)日：1999-07-15
申请号：KR1019960003061
申请日：1996-02-08
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 반도체 장치의 커패시터 제조방법에 관하여 기재되어 있다. 이는, 반도체 기판상에 하부구조물과의 절연을 목적으로 하는 제1절연층, 식각저지층 및 제2절연층을 형성하고, 상기 제2절연층을 패터닝하여 커패시터가 형성될 부분의 상기 식각저지층을 노출시킨 다음, 제1 도전층을 소정의 두께로 형성한다. 이어서, 제3절연층을 형성하고, 상기 제3 절연층, 제1도전층, 식각저지층 및 제1절연층을 부분적으로 식각하여 상기 반도체 기판을 노출시키는 스토리지콘택홀을 형성한 다음, 소정의 두께를 갖는 제2도전층을 형성하고, 상기 스토리지콘택홀의 잔여부분을 채우도록 제4절연층을 형성한다. 계속해서, 상기 결과물에 대한 평탄화공정을 진행하여 상기 제2절연층의 표면을 노출시키고, 상기 제2, 제3 및 제4 절연층 및 식각저지층을 제거하여 제1 및 제2 도전층으로 구성되는 스토리지전극을 완성하는 단계를 구비하는 것을 특징으로 한다. 따라서, 커패시터 제조공정을 단순화할 수 있으며, 스토리지전극의 표면적 확장이 가능하므로 커패시턴스의 향상을 기할 수 있다.
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公开(公告)号：KR100176201B1
公开(公告)日：1999-04-15
申请号：KR1019960009871
申请日：1996-04-02
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 본 발명은 반도체 장치의 소자 분리 방법 및 이를 이용한 평탄화 방법에 관한 것으로, 본 발명의 방법에서는 식각 방지막 패턴을 식각 마스크로 하여 상기 반도체 기판을 원하는 트렌치 깊이보다 작은 깊이로 식각하여 제1 트렌치 영역을 형성하고, 상기 결과물상에 층간 절연막을 형성한 후, 상기 제1트렌치 영역중 비교적 넓은 부분에서만 상기 층간 절연막의 일부가 잔존하도록 상기 층간 절연막을 식각하고, 상기 잔존하는 층간 절연막과 상기 식각 방지막 패턴을 식각 마스크로 하여 상기 반도체 기판을 원하는 트렌치 깊이까지 더 식각하여 제2 트렌치 영역을 형성한다. 본 발명의 방법에 의하면, STI형성에 따른 초기 단차를 최소화할 수 있고, CMP공정시에 디싱 현상을 억제할 수 있으며, CMP공정을 용이하게 행할 수 있다.
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公开(公告)号：KR1019970072312A
公开(公告)日：1997-11-07
申请号：KR1019960009871
申请日：1996-04-02
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 본 발명은 반도체 장치의 소자 분리 방법 및 이를 이용한 평탄화 방법에 관한 것으로, 본 발명의 방법에서는 식각 방지막 패턴을 식각 마스크로 하여 상기 반도체 기판을 원하는 트렌치 깊이보다 작은 깊이로 식각하여 제1트렌치 영역을 형성하고, 상기 결과물상에 층간 절연막을 형성한 후, 상기 제1트렌치 영역중 비교적 넓은 부분에서만 상기 층간절연막의 일부가 잔존하도록 상기 층간 절연막을 식각하고, 상기 잔존하는 층간 절연막과 상기 식각 방지
막을 패턴을 식각 마스크로 하여 상기 반도체 기판을 원하는 트렌치 깊이까지 더 식각하여 제2트렌치 영역을 형성한다. 본 발명의 방법에 의하면, STI 형성에 따른 초기단차를 최소화할 수 있고, CMP 공정시에 디싱 현상을 억제할 수 있으며, CMP 공정을 용이하게 행할 수 있다.-
公开(公告)号：KR1019970063725A
公开(公告)日：1997-09-12
申请号：KR1019960003061
申请日：1996-02-08
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 반도체 장치의 커패시터 제조방법에 관하여 개재되어 있다. 이는, 반도체 기판 상에 하부구조물과의 절연을 목적으로 하는 제1절연층, 식각저지층 및 제2절연층을 형성하고, 상기 제2절연층을 패터닝하여 커패시터가 형성될 부분의 상기 식각저지층을 노출시킨 다음, 제1도전층을 소정의 두께로 형성한다. 이어서, 제3절연층을 형성하고, 상기 제3절연층, 제1도전층, 식각저지층 및 제1절연층을 부분적으로 식각하여 상기 반도체 기판을 노출시키는 스토리지콘택홀을 형성한 다음, 소정의 두게를 갖는 제2도전층을 형성하고, 상기 스트로지콘택홀의 잔여부분을 채우도록 제4절연층을 형성한다. 계속해서, 상기 결과물에 대한 평탄화공정을 진행하여 상기 제2절연층의 표면을 노출시키고, 상기 제2, 제3 및 제4절연층 및 식각저지층을 제거하여 제1 및 제2도전층으로 구성되는 스트로지전극을 완성하는 단계를 구비하는 것을 특징으로 한다. 따라서, 커패시터 제조공정을 단순화 할 수 있으며, 스토리지전극의 표면적 확장이 가능하므로 커패시턴스의 향상을 기할 수 있다.
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公开(公告)号：KR1019970052669A
公开(公告)日：1997-07-29
申请号：KR1019950057205
申请日：1995-12-26
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 열 또는 압력을 이용하여 폴리싱 패드의 무늬 형성방법에 관하여 개시한다. 본 발명은 스프트 패드, 접착제인 글루층 및 하드패드로 구성된 폴리싱패드를 준비하는 단계와, 상기 하드 패드상에 요철을 가진 단단한 수단으로 이용하여 열 또는 압력을 가하여 상기 하드패드에 원하는 무늬를 형성하는 단계를 포함하는 것을 특징으로 하는 폴리싱 패드의 무늬 형성방법을 제공한다. 본 발명의 폴리싱 패드는 슬러리에 의한 손상을 피할수 있고 하드패드상에 슬러리 이동이 원활하여 평탄도 및 막질 제거등이 우수하다.
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