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公开(公告)号：KR1020050099782A
公开(公告)日：2005-10-17
申请号：KR1020040024977
申请日：2004-04-12
Applicant: 삼성전자주식회사
Inventor： 김홍범
IPC: G11C7/10
Abstract: 2개 이상의 입력을 선택적으로 1개 이상의 기준 전위와 비교하여, 선택된 입력신호를 버퍼링하여 출력노드에 출력하는 반도체 장치의 입력 버퍼가 개시되어 있다. 입력 버퍼는 2개 이상의 입력 신호중 하나가 선택되도록 하는 입력 선택회로와, 1개 이상의 기준 전위 신호중 하나가 선택되도록 하는 기준 전위 선택회로와, 선택된 입력 신호를 선택된 기준 전위 신호와 비교하여 버퍼링된 출력신호를 생성하는 버퍼수단을 포함하는 것을 특징으로 한다.
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公开(公告)号：KR100487946B1
公开(公告)日：2005-05-06
申请号：KR1020020051598
申请日：2002-08-29
Applicant: 삼성전자주식회사
IPC: G01R31/26 , G01R31/3183 , G11C29/56
CPC classification number: G06F11/2733 , G01R31/31908 , G01R31/31926
Abstract: 본 발명은 반도체 테스트 시스템 및 이 시스템의 테스트 방법을 공개한다. 이 시스템은 복수개의 데이터 입출력 핀들을 구비하고, 복수개의 데이터 입출력 핀들을 통하여 데이터를 입출력하는 테스터, 테스터에 의해서 테스트되는 복수개의 반도체 칩들, 및 리드 동작시에 복수개의 반도체 칩들 각각으로부터 출력되는 데이터를 순차적으로 테스터로 출력하는 리드 회로와, 라이트 동작시에 테스터로부터 입력되는 데이터를 동시에 복수개의 칩들로 동시에 인가하는 라이트 회로를 구비하는 제어회로로 구성되어 있다. 따라서, 테스터의 데이터 입출력 핀의 수에 제한되지 않고 많은 수의 반도체 칩들을 동시에 테스트하는 것이 가능하다.
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公开(公告)号：KR1020040040731A
公开(公告)日：2004-05-13
申请号：KR1020020068931
申请日：2002-11-07
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/38 , G11C7/1078 , G11C2029/0405
Abstract: PURPOSE: A semiconductor memory device and its test method are provided to reduce the number of pins used in testing the memory device and to improve reliability of the result obtained by performing the test. CONSTITUTION: A write data control unit(30) generates the second input data of plural bits by inputting the first input data during a test write operation, and generates the second input data of plural bits by inputting the first input data of plural bits during a normal write operation. And a read data control unit(32) generates the second output data in sequence by converting the first output data of plural bits serially during a test read operation, and generates the second output data of plural bits by inputting the first output data of plural bits during a normal read operation.
Abstract translation: 目的：提供半导体存储器件及其测试方法，以减少在测试存储器件中使用的引脚数量，并提高通过执行测试获得的结果的可靠性。 构成：写入数据控制单元（30）通过在测试写入操作期间输入第一输入数据来产生多个位的第二输入数据，并且通过在期间输入多个位的第一输入数据来产生多个位的第二输入数据 正常写操作。 并且读数据控制单元（32）通过在测试读取操作期间串行地转换多个位的第一输出数据来依次生成第二输出数据，并且通过输入多位的第一输出数据来产生多位的第二输出数据 在正常读取操作期间。
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公开(公告)号：KR100306469B1
公开(公告)日：2001-11-01
申请号：KR1019990035918
申请日：1999-08-27
Applicant: 삼성전자주식회사
IPC: H01L21/82
CPC classification number: G11C17/16
Abstract: 본발명은집적회로의퓨즈옵션회로및 방법에관한것으로서, 특히칩 상에형성되고, 설정치이상의전류통과시에용단되는제 1 퓨즈와, 칩상에제 1 퓨즈와동일하게형성된제 2 퓨즈와, 퓨즈용단신호에응답하여상기제 1 퓨즈에용단전류루프를제공하는퓨즈용단수단과, 제 1 퓨즈와제 2 퓨즈의저항치를비교하여퓨즈옵션신호를발생하는옵션신호발생수단을포함한다. 따라서, 본발명에서는제 1 퓨즈의용단이비정상적일지라도용단동작에의한제 1 퓨즈의저항치변화를용단이전의초기저항치를가진제 2 퓨즈와비교함으로써퓨즈옵션을정확하게제공할수 있어서집적회로의퓨즈옵션의신뢰성을향상시킬수 있다.
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公开(公告)号：KR100120511B1
公开(公告)日：1997-08-19
申请号：KR1019940005953
申请日：1994-03-24
Applicant: 삼성전자주식회사
IPC: H01L21/328
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Patent Agency Ranking
公开(公告)号：KR1019970051073A
公开(公告)日：1997-07-29
申请号：KR1019950052597
申请日：1995-12-20
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 장치에 관한 것으로, 특히 외부전원전압을 소정의 전압구간 동안 클램프시키는 반도체 메모리장치의 전압클램프회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래의 클램프회로들은 클램프구간의 조정을 휴즈를 사용하였다. 이른바, 휴즈옵션(fuse option)에 따라 출력전압의 클램프구간을 조정하였다. 이러한 휴즈의 설치에 따라 필요한 경우 상기 휴즈를 그대로 배치하던가, 아니면 필요에 따라 끊어버리게 된다. 주지하는 바와 같이 휴즈의 컷팅유무에 대한 결정은 메모리장치의 제작과정 중 중간과정에 해당하는 것으로써, 상기 휴우즈의 컷팅 후에도 많은 과정을 거친 후에 완전한 칩의 제작과정이 완료되는 것이다. 이에 따라 소망하는 클램프구간을 지니는 반도체메모리장치의 제작은 사용자의 요구에 응한 뒤 상당한 시간이 지나서야 완성된다. 이에 따라 반도체 메모리장치는 시장변화에 따라 상당한 타격을 받을 가능성이 있게 된다. 따라서 본 발명의 과제는 시장변화에 탄력적으로 적응하며 사용자의 요구에 신속하게 대응할 수 있는 반도체 메모리장치를 구현하는 것이다.
3. 발명의 해결방법의 요지
외부전원전압단자와 소정의 직류전압 발생기의 출력라인 상의 소정노드 사이에 소정 갯수의 접속된 클램핑소자들로 구성되는 클램핑수단과, 상기 클램핑수단을 구성하는 클램핑소자의 일단과 상기 출력라인 상의 소정노드 사이에 채널양단이 접속되고 제어전극이 소정의 패드에 접속된 클램핑 제어수단으로 이루어지고, 제1상태시 상기 패드를 소정의 제1전압에 접속하고 제2상태시 상기 패드를 소정의 제2전압에 접속함으로써 상기 클램핑수단의 클램프구간을 가변적으로 제어함을 특징으로 하는 반도체 메모리장치의 전압클램프회로를 구현함으로써 상기 과제를 달성하게 된다.
4. 발명의 중요한 용도
사용자의 요구에 신속하게 대처하며 시장변화에 탄력적으로 적응하는 반도체 메모리 장치.-
公开(公告)号：KR1019950021317A
公开(公告)日：1995-07-26
申请号：KR1019930030988
申请日：1993-12-29
Applicant: 삼성전자주식회사
Inventor： 김홍범
IPC: H01L21/66
Abstract: 본 발명은 반도체 측정장치에 관한 것으로, 상기 반도체 기판상에 형성된 계면전하측정용 트랜지스터의 게이트와 연결되어 제1신호를 발생하는 제1신호발생기와, 상기 계면전하측정용 트랜지스터의 드레인과 연결되어 제2신호를 발생하는 제2신호 발생기와, 상기 계면전하측정 트랜지스터의 기판과 연결되어 채널에서 전하들이 결합될때 기판에 흐르는 전류를 측정하는 직류전류측정장치와, 상기 제1및 제2신호발생기들과 직류전류측정기에 연결되어 서로의 신호를 제어하여 반도체기판과 산화막계면간에 트랩된 전하의 양 및 분포를 측정한다.
따라서, 반도체 측정장치를 세트화시켜 제어출력기에 의해, 제1및 제2신호발생기와 직류전류측정기가 제어되므로 측정이 쉽고 트랩된 전하의 양과 분포를 쉽게 알 수 있으며, 또한, 세트화된 시스템으로 구성되어 설정된 정보에 따라 측정된 데이타가 출력되므로 측정오차를 방지할 수 있다.-
公开(公告)号：KR1020140122496A
公开(公告)日：2014-10-20
申请号：KR1020130039257
申请日：2013-04-10
Applicant: 삼성전자주식회사
IPC: H01R31/06 , H01R12/71 , H01R13/648
CPC classification number: H05K1/0216 , H04M1/0277 , H05K3/301 , H05K2201/10159 , H05K2201/10371
Abstract: 본 발명의 다양한 실시 예들 중 하나는 회로 기판; 상기 회로 기판에 대면하게 결합하는 차폐 부재; 저장 매체용 소켓으로서, 상기 회로 기판에 장착된 적어도 하나의 소켓을 포함하고, 상기 차폐 부재는 상기 소켓의 전체를 외부로 노출시키는 개구를 포함하는 기판 조립체를 개시한다. 상기와 같은 기판 조립체는, 2중 홈(recess) 구조에 개구를 형성하여 소켓을 수용함으로써, 배터리와 적층하면서도 전자 기기의 두께를 줄이는데 기여할 수 있으며, 소켓 전체가 차폐 부재의 외부로 노출되어 저장 매체의 분리하는 것이 용이하다.
Abstract translation: 公开了一种板组件，包括电路板; 与电路板组合以面对其的屏蔽构件; 以及安装在电路板上的一个或多个插座作为存储介质的插座。 屏蔽构件包括将整个插座暴露于外部的开口。 板组件通过将开口形成为双凹槽结构来容纳插座。 因此，板组件可以在与电池层叠的同时减小电子设备的厚度，并且允许存储介质容易地分离，因为整个插座暴露于屏蔽构件的外部。
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公开(公告)号：KR1020130102396A
公开(公告)日：2013-09-17
申请号：KR1020120023596
申请日：2012-03-07
Applicant: 삼성전자주식회사
CPC classification number: G11C29/08 , G11C5/145 , G11C8/08 , G11C29/025 , G11C29/12005 , G11C2029/1202
Abstract: PURPOSE: A quality screening device of a semiconductor memory screens poor semiconductor memories within the time that can be assigned in a process for all word lines by using a boost voltage generating circuit. CONSTITUTION: A voltage comparator (COM) generates an activation signal by comparing an input voltage and a reference voltage. A voltage generator (GEN) generates a boosted boost voltage in response to the activation signal and feeds back the boost voltage to the input voltage. A counter (CNT) is connected to the voltage generator and counts the number of the activation signals. A determining unit determines a semiconductor memory as a fault when the counted number is over a target setting value. An output unit outputs the counted number.
Abstract translation: 目的：半导体存储器的质量筛选装置在通过使用升压电压产生电路在所有字线的处理中可以分配的时间内屏蔽差的半导体存储器。 构成：电压比较器（COM）通过比较输入电压和参考电压来产生激活信号。 电压发生器（GEN）响应于激活信号产生升压升压电压并将升压电压反馈到输入电压。 计数器（CNT）连接到电压发生器并对激活信号的数量进行计数。 当计数值超过目标设定值时，确定单元确定半导体存储器为故障。 输出单元输出计数。
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公开(公告)号：KR1020070049451A
公开(公告)日：2007-05-11
申请号：KR1020050106602
申请日：2005-11-08
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 워드라인 신호를 테스트 하는 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 워드라인 신호를 생성하는 워드라인 신호 발생기; 기준 신호를 생성하는 기준 신호 발생기; 상기 워드라인 신호와 상기 기준 신호의 위상 차를 비교하고, 상기 위상 차에 따라 상기 워드라인 신호를 인에이블 또는 디스에이블 하는 지연 검출 회로; 및 상기 검출 회로의 출력 신호에 따라 메모리 셀에 연결된 워드라인을 구동하는 워드라인 구동 회로를 포함한다. 본 발명에 따른 반도체 메모리 장치는 워드라인 신호의 인에이블 시점이 기준 신호보다 늦어질 경우 워드라인을 구동하지 못하게 한다.
워드라인, 인에이블
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