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公开(公告)号：KR1020080090664A
公开(公告)日：2008-10-09
申请号：KR1020070033760
申请日：2007-04-05
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/70 , G11C7/1096 , G11C8/06 , G11C29/04
Abstract: A semiconductor memory device including a post package repair control circuit and a post package repair method are provided to reduce production cost without using expensive test equipment with a fail bit map memory during post package repair. A semiconductor memory device comprises a first memory bank(11), a second memory bank(13) and a post package repair control circuit. The post package repair control circuit compares data read from the first memory bank with data applied from the outside and provides the comparison result data to the second memory bank, and judges whether the comparison result data read from the second memory bank has abnormal data indicating a fail bit and controls to repair fail memory cells in the first memory bank according to the judgment.
Abstract translation: 提供一种包括邮包修复控制电路和邮包修复方法的半导体存储器件，以在后期封装修复期间不使用具有故障位图存储器的昂贵的测试设备来降低生产成本。 半导体存储器件包括第一存储体（11），第二存储体（13）和后封装修复控制电路。 后封装修复控制电路将从第一存储体读取的数据与从外部提供的数据进行比较，并将比较结果数据提供给第二存储体，并判断从第二存储体读取的比较结果数据是否具有异常数据， 故障位和控制根据判断修复第一存储体中的故障存储单元。
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公开(公告)号：KR1020060072226A
公开(公告)日：2006-06-28
申请号：KR1020040110623
申请日：2004-12-22
Applicant: 삼성전자주식회사
IPC: G11C11/40 , G11C11/4063
CPC classification number: H03K19/00323 , G11C11/4093 , G11C11/4072 , G11C11/4096 , G11C29/787
Abstract: A semiconductor device that performs stable circuit operations is provided. The device includes: a pull-up driver for pulling up a first node in response to first states of input and control signals; a pull-down driver for pulling down a second node in response to a second state of the input signal; at least one fuse connected between the first node and the second node; a latch for generating an output signal to maintain the state of the second node; and a controller for generating the control signal that is maintained in a first state when the input signal is in the second state, and maintained in the first state and then transitioned to the second state after a predetermined delay time when the input signal is transitioned to the first state. In this construction, even if the fuse is incompletely cut during a process of cutting the fuse, the pull-up driver or the pull-down driver is turned off, thus preventing unnecessary current flow in advance.
Abstract translation: 本发明公开了一种执行稳定电路操作的半导体器件。 该电路是一个上拉驱动器，下拉响应于所述输入信号的第二状态驱动部是拉向下一个第二节点拉起所述第一节点响应于所述输入信号和所述控制信号，所述第一节点的第一状态和所述第二节点之间的第二 连接到第一节点的至少一个熔丝，用于产生输出信号以保持第二节点的状态的锁存器，以及当输入信号转换到第一状态时的第二状态， 并且产生在预定时间之后转换到第二状态的控制信号。 因此，即使在切断保险丝的过程之后熔丝没有完全切断，半导体器件也可以通过关断上拉驱动装置或下拉驱动装置来防止不必要的电流流动。
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公开(公告)号：KR1020060027646A
公开(公告)日：2006-03-28
申请号：KR1020040076529
申请日：2004-09-23
Applicant: 삼성전자주식회사
CPC classification number: G01R31/2607 , G01R35/005 , H01L22/30
Abstract: 반도체 장치가 제공된다. 상기 반도체 장치는 소정의 제어 신호를 수신하여 칩 단위로 위치한 전기 소자의 전기적 특성을 측정하는 전기적 특성 측정부, 측정 값에 따라 칩 단위로 전기적 특성을 보정하는 전기적 특성 조절부를 포함한다. 또한, 반도체 장치의 전기적 특성 보정 방법이 제공된다.
전기적 특성, 보정, 퓨즈-
公开(公告)号：KR100183848B1
公开(公告)日：1999-04-15
申请号：KR1019960015976
申请日：1996-05-14
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 비트선의 프리차징 시간을 단축한 반도체 메모리 장치에 관한 것으로서, 비트선 부하와 프리차징 제어신호에 의해 제어되는 프리차징 트랜지스터를 구비하고, 블럭단위로 구성된 메모리 셀어레이를 공유하지 않는 프리차징 회로를 갖는 반도체 메모리 장치는 상기 메모리 셀어레이의 비트선쌍에 각각 연결되 캐패시터;, 상기 비트선쌍 사이에 직렬로 연결되어 프리차징 제어신호(øEQ1B)에 의해 제어되는 제1 및 제2 프리차징 트랜지스터를 더 포함한다.
따라서, 상술한 바와 같이 본 발명에 따른 비트선쌍 프리차징 시간을 단축한 반도체 메모리 장치는 메모리 셀어레이를 공유하는 비트선쌍과 공유하지 않는 비트선쌍의 프리차징회로를 다르게 구성함으로써, 프리차징 시간을 단축하여 반도체 메모리 장치의 특성을 개선하는 효과를 갖는다.-
公开(公告)号：KR100172346B1
公开(公告)日：1999-03-30
申请号：KR1019950052597
申请日：1995-12-20
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: H03K5/003
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 장치에 관한 것으로, 특히 외부전원전압을 소정의 전압구간 동안 클램프시키는 반도체 메모리장치의 전압클램프회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래의 클램프회로들은 클램프구간의 조정을 휴즈를 사용하였다. 이른바, 휴즈옵션(fuse option)에 따라 출력전압의 클램프구간을 조정하였다. 이러한 휴즈의 설치에 따라 필요한 경우 상기 휴즈를 그대로 배치하던가, 아니면 필요에 따라 끊어버리게 된다. 주지하는 바와 같이 휴즈의 컷팅유무에 대한 결정은 메모리장치의 제작과정 중 중간과정에 해당하는 것으로써, 상기 휴우즈의 컷팅 후에도 많은 과정을 거친 후에 완전한 칩의 제작과정이 완료되는 것이다. 이에 따라 소망하는 클램프구간을 지니는 반도체메모리장치의 제작은 사용자의 요구에 응한 뒤 상당한 시간이 지나서야 완성된다. 이에 따라 반도체 메모리장치는 시장변화에 따라 상당한 타격을 받을 가능성이 있게 된다. 따라서 본 발명의 과제는 시장변화에 탄력적으로 적응하며 사용자의 요구에 신속하게 대응할 수 있는 반도체 메모리장치를 구현하는 것이다.
3. 발명의 해결방법의 요지
외부전원전압단자와 소정의 직류전압 발생기의 출력라인 상의 소정노드 사이에 소정 갯수의 접속된 클램핑소자들로 구성되는 클램핑수단과, 상기 클램핑수단을 구성하는 클램핑소자의 일단과 상기 출력라인 상의 소정노드 사이에 채널양단이 접속되고 제어전극이 소정의 패드에 접속된 클램핑 제어수단으로 이루어지고, 제1상태시 상기 패드를 소정의 제1전압에 접속하고 제2상태시 상기 패드를 소정의 제2전압에 접속함으로써 상기 클램핑수단의 클램프구간을 가변적으로 제어함을 특징으로 하는 반도체 메모리장치의 전압클램프회로를 구현함으로써 상기 과제를 달성하게 된다.
4. 발명의 중요한 용도
사용자의 요구에 신속하게 대처하며 시장변화에 탄력적으로 적응하는 반도체 메모리 장치.-
Patent Agency Ranking
公开(公告)号：KR100155904B1
公开(公告)日：1998-10-15
申请号：KR1019950036875
申请日：1995-10-24
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 본 발명은 반도체 칩의 전압 변환 장치를 공개한다. 그 장치는 외부 소스 전압이 공급되는 동안, 일정한 기준 전압을 발생하기 위한 수단과, 기준전압의 레벨을 소정 레벨로 이동하기 위해, 소정 레벨로 이동된 기준전압에 비례하는 제1전압을 발생하기 위한 제1분배수단과, 기준 전압을 제1전압과 비교하고, 증폭하는 제1증폭수단과, 및 제1증폭수단의 출력에 따라 레벨로 이동된 기준전압을 출력하는 전력공급수단을 구비하는 것을 특징으로 하는 레벨 이동 수단과, 외부 소스 전압이 공급되는 동안 활성상태에 있고, 스탠바이 전압에 비례하는 제2전압을 발생하는 제2분배수단과, 레벨이동수단의 출력을 제2전압과 비교하고, 증폭하는 제2증폭수단과 제2증폭수단의 출력에 따라 스탠바이 전압을 내부 소스 전압으로 출력하는 스탠바이 전압 공급수단을 구비하는 제1구동수단과, 및 제어신호에 응답하여 레� ��이동수단의 출력을 활성 전압과 비교하고, 증폭하는 제3증폭수단과 제3증폭수단의 출력에 따라 활성 전압을 내부 소스 전압으로 출력하는 활성 전압 공급수단을 구비하는 제2구동수단을 구비하는 것을 특징으로 하고, 스탠바이 상태에서의 낮은 구동 전류로 인한 내부 소스 전압의 레벨 변화를 방지할 수 있는 효과가 있다.
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公开(公告)号：KR1019970076831A
公开(公告)日：1997-12-12
申请号：KR1019960015976
申请日：1996-05-14
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 비트선의 프리차징 시간을 단축한 반도체 메모리 장치에 관한 것으로서, 비트선 부하와 프리차징 제어신호에 의해 제어되는 프리차징 트랜지스터를 구비하고, 블럭단위로 구성된 메모리 셀어레이를 공유하지 않는 프리차징 회로를 갖는 반도체 메모리 장치는 상기 메모리 셀어레이의 비트선쌍에 각각 연결된 캐패시터;, 상기 비트선쌍 사이에 직렬로 연결되어 프리차징 제어신호
에 의해 제어되는 제1 및 제2프리차징 트랜지스터를 더 포함한다. 따라서, 상술한 바와 같이 본 발명에 따른 비트선쌍 프리차징 시간을 단축한 반도체메모리 장치는 메모리 셀어레이를 공유하는 비트선쌍과 공유하지 않는 비트선쌍의 프리차징회로를 다르게 구성함으로써, 프리차징 시간을 단축하여 반도체 메모리 장치의 특성을 개선하는 효과를 갖는다.-
公开(公告)号：KR1019970053816A
公开(公告)日：1997-07-31
申请号：KR1019950050676
申请日：1995-12-15
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 본 발명은 패드를 이용한 커패시터를 갖춘 반도체 장치에 관한 것으로, 본 발명에 따른 반도체 장치는 제1패드 및 제2패드를 포함하는 복수의 패드를 갖추고, 상기 제1패드와, 상기 제1패드의 아래에 형성되고, 상기 제2패드에 전기적으로 연결된 도전층과, 상기 제1패드와 도전층 사이에 형성된 절연층으로 구성되는 커패시터를 갖춘다. 본 발명에 의하면, 반도체 장치에서 필요한 커패시터를 별도로 설치하지 않고도, 반도체 장치 내의 패드를 이용하여 형성한 커패시터를 이용하여 반도체 장치에서의 잡음 발생 또는 부하 변동에 의한 갑작스런 전압 변화를 둔화시키는 등 반도체 장치의 신뢰성을 향상시킬 수 있고, 또한 상기와 같이 패드를 이용하여 형성한 커패시터를 반도체 장치 내의 회로 소자에서 필요로 하는 커패시터로서 활용할 수 있다.
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公开(公告)号：KR1019890003217B1
公开(公告)日：1989-08-26
申请号：KR1019870001554
申请日：1987-02-24
Applicant: 삼성전자주식회사
IPC: H01L27/00
CPC classification number: H01L27/10805
Abstract: The methd comprises 1st process for forming a silicon oxide layer (10), a nitrated layer (12), and a channel stop region by boron injection, 2nd process for forming field oxidized layer, 3rd process for connecting the storage capacitor electrode and source region by phosphours injection, 4th process for boron injection for anti- α - particle and enlarging storage capacitor region, 5th process for arsenic injection for forming capacitor electrode, 6th process for 1st polysilicon structure, 7th process for extrinsic substance doping for diciding the threshold level, 8th process for forming the word line and gate electrode, 9th process for forming the minor carrier barrier, and 10th process for forming the beat line.
Abstract translation: 该方法包括用于形成氧化硅层（10），硝化层（12）和通过硼注入的通道停止区域的第一工艺，用于形成场氧化层的第二工艺，用于连接存储电容器电极和源极区域的第三工艺 通过磷光注入，第四种硼注射用于抗α粒子和放大储存电容器区域，第五种用于形成电容器电极的砷注入工艺，第一种多晶硅结构的第六种工艺，用于限定阈值的外来物质掺杂的第七种工艺， 用于形成字线和栅电极的第8工序，用于形成次载波障碍的第9工序，以及用于形成节拍线的第10工序。
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