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公开(公告)号：KR1020150000777A
公开(公告)日：2015-01-05
申请号：KR1020130073313
申请日：2013-06-25
Applicant: 삼성전자주식회사
CPC classification number: G06F3/04842 , G06F3/0482 , G06F19/00 , G06F19/321 , G16H40/63
Abstract: 의료 영상 장치를 이용하여 피검사자를 촬영하는 경우, 촬영에 필요한 복수 개의 프로세스들과 대응되는 복수의 사용자 인터페이스를 생성하고 복수의 사용자 인터페이스의 디스플레이 순서를 결정하여 검사자에게 자동으로 제공함으로써 피검사자를 효율적으로 촬영하기 위한 기술이 개시된다.
Abstract translation: 公开了通过生成与拍摄所需的多个处理相对应的多个用户界面，确定用户界面的显示顺序来有效地拍摄受检者的技术，并且当拍摄时自动向受检者提供显示顺序 考生使用金属图像设备。
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公开(公告)号：KR100745403B1
公开(公告)日：2007-08-02
申请号：KR1020050078177
申请日：2005-08-25
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/44 , G11C29/4401 , G11C29/787 , G11C2029/1208
Abstract: 반도체 메모리 장치 및 그 셀프 테스트 방법이 개시되어 있다. 본 발명은 테스트 장비로부터 테스트 개시명령을 접수하여 셀 어레이를 스캔하면서 불량 셀을 검출하는 비스트 회로; 및 클럭 신호에 응답하여 현재 테스트되는 셀에 대응하는 어드레스를 갱신 저장하고, 상기 불량 셀 검출 시 즉시 상기 저장된 어드레스로 리던던시 회로를 퓨징하기 위한 복구제어신호를 발생하는 복구제어회로로 구성된다. 따라서, 임의의 셀에서 불량(페일)이 발생되면 즉시 리페어 회로로 셀의 정보를 전달하므로 테스트 시간이 단축되는 효과가 있다. 또한 페일이 발생되는 즉시 리페어를 수행하므로 페일된 셀의 어드레스들을 저장하기 위한 대용량의 메모리를 구비할 필요가 없으므로 칩의 사이즈를 감소시킬 수 있다.
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公开(公告)号：KR100500442B1
公开(公告)日：2005-07-12
申请号：KR1020020068931
申请日：2002-11-07
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/38 , G11C7/1078 , G11C2029/0405
Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 테스트 방법을 공개한다. 이 장치는 n개 그룹들로 이루어지고, n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입출력 핀(또는, 패드)들, 테스트 라이트 동작시에는 n개 그룹들 각각의 k개의 데이터 입출력 핀(또는, 패드)들중 하나씩으로부터 입력되는 n비트의 제1입력 데이터를 k배 신장하여 nk비트의 제2입력 데이터를 발생하고, 정상 라이트 동작시에는 nk개의 데이터 입출력 핀(또는, 패드)들로부터 입력되는 nk비트의 제1입력 데이터를 입력하여 nk비트의 제2입력 데이터를 발생하는 라이트 데이터 제어부, 및 테스트 리드 동작시에는 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 발생되는 n비트의 제2출력 데이터를 n개 그룹들 각각의 k개의 데이터 입출력 핀(또는, 패드)들중의 하나씩을 통하여 출력하고, 정상 리드 동작시에는 nk비트의 제1출력 데이터를 입력하여 발생되� �� nk비트의 제2출력 데이터를 nk개의 데이터 입출력 핀(또는, 패드)들을 통하여 출력하는 리드 데이터 제어부로 구성되어 있다. 따라서, 테스트를 위하여 사용되는 핀 수를 줄일 수 있으며, 또한, 보다 정확한 테스트 결과를 얻을 수 있음으로 인해서 반도체 메모리 장치의 신뢰성이 향상된다.
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公开(公告)号：KR100189989B1
公开(公告)日：1999-06-01
申请号：KR1019950050676
申请日：1995-12-15
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 본 발명은 패드를 이용한 커패시터를 갖춘 반도체 장치에 관한 것으로, 본 발명에 따른 반도체 장치는 제1패드 및 제2패드를 포함하는 복수의 패드를 갖추고, 상기 제1패드와, 상기 제1패드의 아래에 형성되고, 상기 제2패드에 전기적으로 연결된 도전층과, 상기 제1패드와 도전층 사이에 형성된 절연층으로 구성되는 커패시터를 갖춘다.
본 발명에 의하면, 반도체 장치에서 필요한 커패시터를 별도로 설치하지 않고도, 반도체 장치 내의 패드를 이용하여 형성한 커패시터를 이용하여 반도체 장치에서의 잡음 발생 또는 부하 변동에 의한 갑작스런 전압 변화를 둔화시키는 등 반도체 장치의 신뢰성을 향상시킬 수 있고, 또한 상기와 같이 패드를 이용하여 형성한 커패시터를 반도체 장치 내의 회로소자에서 필요로 하는 커패시터로서 활용할 수도 있다.-
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Patent Agency Ranking
公开(公告)号：KR1019970013422A
公开(公告)日：1997-03-29
申请号：KR1019950028518
申请日：1995-08-31
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: 얕은 접합 깊이를 가지는 반도체 장치에 관하여 개시한다. 본 발명에 의한 반도체 기판 상에 활성 영역 위에 게이트 절연막을 매개로 형성된 게이트 전극 및 상기 게이트 전극의 측벽에는 형성된 스페이서를 포함하고, 상기 스페이서 및 상기 게이트 전극을 마스크로 상기 반도체 기판을 얕게 식각한 위치에서 상기 반도체 기판가 접촉하는 얕은 다결정 실리콘막 및 상기 얕은 다결정 실리콘막에 인접하여 상기 반도체 기판에 형성된 얕은 접합을 포함하는 반도체 장치를 제공한다. 본 발명에 의해서 형성된 반도체 장치는 트랜지스터의 소스/드레인 영역이 불순물을 충분히 포함하는 상기 얕은 다결정 실리콘막 및 상기 얕은 접합에 의해서 이루어지기 때문에, 저항이 낮으면서 얕은 접합 깊이를 가지는 반도체 장치를 구현하였다.
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公开(公告)号：KR1020120113478A
公开(公告)日：2012-10-15
申请号：KR1020110031208
申请日：2011-04-05
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/022 , G11C29/1201 , G11C29/48
Abstract: PURPOSE: A method for testing a semiconductor memory device is provided to efficiently test the semiconductor memory device by using a part of data pads. CONSTITUTION: Data received by a part of data pads is written in a memory cell array(S110). The data written in the memory cell array is read in the data pads and the read data is rewritten in the memory cell array(S130). Test result data is outputted based on the rewritten data in the memory cell array through a test pad(S150). [Reference numerals] (AA) Start; (BB) Finish; (S110) Writing data received through a part of test pads in a memory cell array; (S130) Reading data written in a memory cell array and rewriting data on pads in a memory cell array; (S150) Outputting test result data through a test pad based on data rewritten in a memory cell array
Abstract translation: 目的：提供一种用于测试半导体存储器件的方法，以通过使用一部分数据焊盘来有效地测试半导体存储器件。 构成：由数据焊盘的一部分接收的数据被写入存储单元阵列（S110）。 写入存储单元阵列的数据在数据焊盘中被读取，读取数据被重写在存储单元阵列中（S130）。 测试结果数据通过测试垫根据存储单元阵列中的重写数据输出（S150）。 （附图标记）（AA）开始; （BB）完成; （S110）将通过部分测试焊盘接收的数据写入存储单元阵列; （S130）读取写入存储单元阵列中的数据并重写在存储单元阵列中的焊盘上的数据; （S150）基于在存储单元阵列中重写的数据，通过测试垫输出测试结果数据
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公开(公告)号：KR1020070023876A
公开(公告)日：2007-03-02
申请号：KR1020050078177
申请日：2005-08-25
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/44 , G11C29/4401 , G11C29/787 , G11C2029/1208
Abstract: A semiconductor memory device and a self test method thereof are provided to reduce test time in order to perform test and recovery operation at the same time, by promptly performing a repair operation whenever a fail is detected in a cell array during a BIST(Built-In Self Test) operation in a chip. A BIST(Built-In Self Test) circuit(21) detects a defective cell while scanning a cell array in response to a test start command from test equipment. A recovery control circuit(30) updates and stores an address corresponding to a tested cell in response to a clock signal, and generates a recovery control signal to fuse a redundancy circuit(23) with the stored address when the defective cell is detected. According to the recovery control circuit, a register(32) generates a recovery master signal to the redundancy circuit, and updates and stores the address corresponding to the tested cell and outputs the stored address. A recovery enable signal generation part generates a recovery enable signal and a recovery disable signal according to the detection number of defective cells. A fuse cut signal generation part outputs a fuse cut signal by latching the defective cell detection signal in response to the clock signal.
Abstract translation: 提供半导体存储器件及其自检方法以减少测试时间，以便在BIST期间在单元阵列中检测到故障时及时执行修复操作，同时执行测试和恢复操作（内置 - 在自检中）在芯片中的操作。 BIST（内置自检）电路（21）响应于来自测试设备的测试开始命令在扫描单元阵列的同时检测故障单元。 恢复控制电路（30）响应于时钟信号更新并存储对应于被测单元的地址，并且当检测到有缺陷的单元时，产生恢复控制信号以将冗余电路（23）与存储的地址熔断。 根据恢复控制电路，寄存器（32）向冗余电路产生恢复主信号，并且更新并存储对应于被测试单元的地址并输出存储的地址。 恢复使能信号生成部根据缺陷单元的检测次数生成恢复使能信号和恢复禁止信号。 保险丝切断信号生成部通过响应于时钟信号来锁存缺陷单元检测信号来输出熔丝切断信号。
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公开(公告)号：KR100543449B1
公开(公告)日：2006-01-23
申请号：KR1020030022844
申请日：2003-04-11
Applicant: 삼성전자주식회사
IPC: G11C8/00
Abstract: 여기에 개시되는 반도체 메모리 장치는 외부와의 인터페이스를 위한 N개의 채널들을 갖는다. 상기 반도체 메모리 장치가 M개의 채널들을 갖는 테스트 장비를 통해 테스트되는 테스트 동작 동안, 상기 테스트 장비의 M개의 채널들에는 복수 개의 반도체 메모리 장치들 각각의 M개의 채널들 중 K개의 채널들이 연결되며, 여기서 N은 M보다 작고 M은 R*K (R은 양의 정수)와 같거나 크다.
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公开(公告)号：KR1020050108106A
公开(公告)日：2005-11-16
申请号：KR1020040033166
申请日：2004-05-11
Applicant: 삼성전자주식회사
Inventor： 김홍범
IPC: G11C29/00
CPC classification number: G11C29/40 , G11C29/34 , G11C2029/0405 , G11C2029/2602 , G11C29/10 , G11C29/1201
Abstract: A memory device includes a memory cell array to store data, a register to store test data, and a decision circuit to invert the test data and to determine a failure of at least one memory cell within the memory cell array responsive to the data, the test data, and the inverted test data.
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