公开(公告)号：KR1020080021416A

公开(公告)日：2008-03-07

申请号：KR1020060084814

申请日：2006-09-04

Applicant: 삼성전자주식회사

Inventor： 손웅희 ,  최길현 ,  김병희 ,  이병학 ,  박희숙 ,  박재화

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/32051

Abstract: An NVM(non-volatile memory) device is provided to reduce the resistance of a gate electrode in a peripheral region without affecting the operation characteristic of a cell region by selectively interposing a metal silicide layer between gate polysilicon and a gate metal layer in the peripheral region. A semiconductor substrate having a cell region and a peripheral region is prepared. The semiconductor substrate in the cell region is covered with a tunneling insulation layer(152). A charge storage layer pattern(154a) is formed on the tunneling insulation layer. A blocking insulation layer pattern(156a) is formed on the charge storage layer pattern. A first gate metal layer pattern(160a) is formed on the blocking insulation layer pattern. The semiconductor substrate in the peripheral region is covered with a gate insulation layer pattern(110a). A gate polysilicon pattern(120a) is formed on the gate insulation layer pattern. A metal silicide layer pattern(130a) is formed on the gate polysilicon pattern. A second gate metal layer(180) is formed on the first gate metal layer pattern and the metal silicide layer pattern. The metal silicide layer pattern can include tungsten silicide, cobalt silicide or titanium silicide. The first gate metal layer pattern can include tantalum nitride or titanium nitride. The second gate metal layer can include tungsten nitride/tungsten or titanium nitride/tungsten.

Abstract translation: 提供NVM（非易失性存储器）器件，以通过在外围的栅极多晶硅和栅极金属层之间选择性地插入金属硅化物层来减小外围区域中的栅电极的电阻而不影响电池区域的操作特性 地区。 准备具有单元区域和周边区域的半导体基板。 电池区域中的半导体衬底被隧道绝缘层（152）覆盖。 电荷存储层图案（154a）形成在隧道绝缘层上。 在电荷存储层图案上形成隔离绝缘层图案（156a）。 第一栅极金属层图案（160a）形成在阻挡绝缘层图案上。 外围区域中的半导体衬底被栅极绝缘层图案（110a）覆盖。 栅极多晶硅图案（120a）形成在栅极绝缘层图案上。 在栅极多晶硅图案上形成金属硅化物层图案（130a）。 在第一栅极金属层图案和金属硅化物层图案上形成第二栅极金属层（180）。 金属硅化物层图案可以包括硅化钨，硅化钴或硅化钛。 第一栅极金属层图案可以包括氮化钽或氮化钛。 第二栅极金属层可以包括氮化钨/钨或氮化钛/钨。

公开(公告)号：KR1020080003640A

公开(公告)日：2008-01-08

申请号：KR1020060062119

申请日：2006-07-03

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  손웅희 ,  김병희 ,  이병학 ,  박희숙

IPC: H01L21/336 ,  H01L21/3063

CPC classification number: H01L21/28035 ,  H01L21/28247 ,  H01L21/32134 ,  H01L29/4925

Abstract: A gate pattern of a semiconductor device and a method for fabricating the same are provided to recover sufficiently an edge of a damaged gate dielectric by wet-etching a side wall of a poly silicon pattern and performing a selective re-oxidation process. A preliminary gate pattern(120) including a gate dielectric(110) and a poly silicon pattern(122) is formed on a semiconductor substrate. A side wall of the poly silicon pattern is wet-etched. A selective re-oxidation process is performed on the preliminary gate pattern. The wet-etching on the side wall of the poly silicon pattern is performed by using a solution having an etch selectivity with respect to the poly silicon pattern. The solution contains NH4F, dimethyl acetamide, and CH3COONH4. The wet-etching on the side wall of the poly silicon pattern exposes an edge of the gate dielectric.

Abstract translation: 提供半导体器件的栅极图案及其制造方法，以通过湿式蚀刻多晶硅图案的侧壁并进行选择性再氧化处理来充分恢复损坏的栅极电介质的边缘。 在半导体衬底上形成包括栅极电介质（110）和多晶硅图案（122）的初步栅极图案（120）。 多晶硅图案的侧壁被湿式蚀刻。 对初步栅极图案进行选择性再氧化处理。 通过使用具有相对于多晶硅图案的蚀刻选择性的溶液来进行多晶硅图案的侧壁上的湿蚀刻。 该溶液含有NH 4 F，二甲基乙酰胺和CH 3 COONH 4。 在多晶硅图案的侧壁上的湿蚀刻暴露了栅极电介质的边缘。

公开(公告)号：KR100762260B1

公开(公告)日：2007-10-01

申请号：KR1020060102374

申请日：2006-10-20

Applicant: 삼성전자주식회사

Inventor： 이장희 ,  최길현 ,  김병희 ,  차태호 ,  박희숙 ,  성금중

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/105 ,  H01L27/11568 ,  H01L27/11573 ,  H01L21/28282 ,  H01L29/45

Abstract: A non volatile memory apparatus and its manufacturing method are provided to simplify manufacturing processes by forming a first and a second barrier metals at the same time, and then forming a first conductive pattern and a second conductive pattern simultaneously. A semiconductor substrate(10) including a peripheral region and a cell region is provided. A first insulating pattern(22) and a poly silicon pattern(25) are formed on the peripheral region. A cell gate insulating pattern(40) including a second insulating pattern(32), a charge storing pattern(35) and a third insulating pattern(38) is formed in the cell region. Barrier metal layers and conductive layers are formed on the semiconductor substrate. A first barrier metal pattern(42) and a first conductive pattern(45) are formed on the poly silicon pattern by patterning the conductive layers and the barrier metal layer. At this time, a second barrier metal pattern(43) and a second conductive pattern(46) are formed on the third insulating pattern.

Abstract translation: 提供一种非易失性存储装置及其制造方法，以通过同时形成第一和第二阻挡金属来简化制造工艺，然后同时形成第一导电图案和第二导电图案。 提供包括周边区域和单元区域的半导体基板（10）。 在周边区域上形成第一绝缘图案（22）和多晶硅图案（25）。 在单元区域中形成包括第二绝缘图案（32），电荷存储图案（35）和第三绝缘图案（38）的单元栅极绝缘图案（40）。 阻挡金属层和导电层形成在半导体衬底上。 通过图案化导电层和阻挡金属层，在多晶硅图案上形成第一阻挡金属图案（42）和第一导电图案（45）。 此时，在第三绝缘图案上形成第二阻挡金属图案（43）和第二导电图案（46）。

公开(公告)号：KR100735523B1

公开(公告)日：2007-07-04

申请号：KR1020050107619

申请日：2005-11-10

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  손웅희 ,  이병학 ,  김병희 ,  박희숙

IPC: H01L21/02 ,  H01L21/28

CPC classification number: B01J19/129 ,  B01J2219/0894 ,  H01L21/28185

Abstract: 반도체 소자 제조 공정 중 발생된 수소 가스를 보다 효과적으로 제거할 수 있는 반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 수소 가스가 잔류하는 챔버로부터 기판을 제거하고, 챔버 내로 산소 가스 또는 오존 가스를 주입하고, 챔버 내에 플라즈마를 발생시키고, 챔버로부터 OH 라디칼을 제거하는 것을 포함한다.
수소 가스, OH 라디칼, 플라즈마

Abstract translation: 提供了一种能够更有效地去除在半导体器件制造过程中产生的氢气的半导体器件制造方法。 一种半导体器件制造方法，包括：从其中保留氢气的腔室中移除衬底;将氧气或臭氧气体注入腔室;在腔室中产生等离子体;以及从腔室移除OH自由基。

公开(公告)号：KR100703984B1

公开(公告)日：2007-04-09

申请号：KR1020060026265

申请日：2006-03-22

Applicant: 삼성전자주식회사

Inventor： 박희숙

IPC: H01L21/336 ,  H01L21/768

Abstract: Embodiments of the invention provide a semiconductor integrated circuit device and a method for fabricating the device. In one embodiment, the method comprises forming a plurality of preliminary gate electrode structures in a cell array region and a peripheral circuit region of a semiconductor substrate; forming selective epitaxial films on the semiconductor substrate in the cell array region and the peripheral region; implanting impurities into at least some of the selective epitaxial films to form elevated source/drain regions in the cell array region and the peripheral circuit region; forming a first interlayer insulating film; and patterning the first interlayer insulating film to form a plurality of first openings exposing the elevated source/drain regions. The method further comprises forming a first ohmic film, a first barrier film, and a metal film; and removing portions of each of the metal film, the first barrier film, and the first ohmic film.

Abstract translation: 本发明的实施例提供了一种半导体集成电路器件和用于制造该器件的方法。 在一个实施例中，该方法包括：在半导体衬底的单元阵列区域和外围电路区域中形成多个初步栅极电极结构; 在单元阵列区域和外围区域中的半导体衬底上形成选择性外延膜; 将杂质注入到至少一些选择性外延膜中以在单元阵列区和外围电路区中形成抬高的源极/漏极区; 形成第一层间绝缘膜; 以及图案化第一层间绝缘膜以形成暴露升高的源极/漏极区域的多个第一开口。 该方法还包括形成第一欧姆膜，第一阻挡膜和金属膜; 以及去除金属膜，第一阻挡膜和第一欧姆膜中的每一个的部分。

公开(公告)号：KR100629646B1

公开(公告)日：2006-09-29

申请号：KR1020040106432

申请日：2004-12-15

Applicant: 삼성전자주식회사

Inventor： 이창원 ,  윤선필 ,  최길현 ,  이병학 ,  박희숙 ,  임동찬 ,  유종렬 ,  손웅희

IPC: H01L21/336

Abstract: 누설 전류가 발생하지 않고, 상대적으로 낮은 저항을 갖는 게이트 구조물 및 이의 제조 방법에 있어서, 상기 게이트 구조물은 고 유전율을 갖는 게이트 절연막이 형성된 반도체 기판 상에 형성되는 폴리실리콘막 패턴과 상기 폴리실리콘막 패턴 상에 형성된 복합 텅스텐막 패턴 및 상기 복합 텅스텐막 패턴의 측면을 둘러싸면서 형성된 제2텅스텐 실리사이드막을 포함하는 구조를 갖는다. 상술한 제2텅스텐 실리사이드막이 형성된 게이트 구조물은 이후 열산화 공정시 그 측면에 패시베이션막이 형성되어 산화체의 침투를 방지한다. 이로 인해 게이트 구조물의 저항의 증가가 방지고, 누설 전류가 발생되지 않는다.

公开(公告)号：KR100618895B1

公开(公告)日：2006-09-01

申请号：KR1020050034916

申请日：2005-04-27

Applicant: 삼성전자주식회사

Inventor： 이병학 ,  임동찬 ,  최길현 ,  박희숙

IPC: H01L21/335 ,  H01L21/336

Abstract: TiN막 및 버퍼층으로 이루어지는 배리어막을 포함하는 폴리메탈 게이트 전극을 가지는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자는 반도체 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막 위에서 상기 반도체 기판측으로부터 차례로 적층된 도전성 폴리실리콘막, 제1 금속 실리사이드막, 배리어막, 및 금속막으로 이루어지는 폴리메탈 게이트 전극을 포함한다. 상기 배리어막은 상기 제1 금속실리사이드막 위에 형성되는 TiN막과, 상기 TiN막과 상기 금속막과의 사이에 개재되는 버퍼층을 포함한다.
폴리메탈 게이트, 배리어, TiN, 버퍼층, 열안정성

Abstract translation: TiN膜和由缓冲层构成的缓冲膜及其制造方法。 根据形成在半导体基板上的栅极绝缘膜的形成的本发明多硅金属栅极半导体器件，所述栅极绝缘的半导体衬底侧的膜，然后从上面层叠的导电的多晶硅膜，所述第一金属硅化物膜，阻挡膜，以及一个金属膜 它包括一个电极。 阻挡膜包括形成在第一金属硅化物膜上的TiN膜和插入在TiN膜和金属膜之间的缓冲层。

公开(公告)号：KR100615585B1

公开(公告)日：2006-08-25

申请号：KR1020040072347

申请日：2004-09-09

Applicant: 삼성전자주식회사

Inventor： 손웅희 ,  이창원 ,  윤선필 ,  최길현 ,  이병학 ,  유종렬 ,  박희숙

IPC: H01L27/115 ,  H01L21/336

Abstract: 반도체 소자의 게이트 패턴 형성방법을 제공한다. 이 방법은 터널 산화막이 형성된 반도체 기판 상에 제1 도전막 패턴, 게이트간 유전막 패턴 및 제2 도전막 패턴을 포함하는 게이트 구조물을 형성하는 것을 구비한다. 상기 게이트 구조물을 갖는 결과물에 대한 저온 선택적 산화공정을 600℃ 이하의 온도에서 수행하여 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴의 측벽들을 덮는 누설방지 절연막을 형성한다. 상기 누설방지 절연막을 갖는 상기 게이트 구조물의 측벽을 덮는 스페이서를 형성한다. 상기 스페이서를 갖는 결과물에 대하여 추가 산화공정을 600℃ 이하의 온도에서 수행한다.
플래쉬, 재산화, 누설전류, 버즈빅

公开(公告)号：KR1020060083480A

公开(公告)日：2006-07-21

申请号：KR1020050004196

申请日：2005-01-17

Applicant: 삼성전자주식회사

Inventor： 박희숙 ,  최길현 ,  이창원 ,  이병학 ,  윤선필 ,  임동찬 ,  박재화 ,  이장희 ,  손웅희

IPC: H01L21/24 ,  H01L21/28 ,  H01L21/336 ,  H01L21/205

CPC classification number: H01L29/4933 ,  C23C16/42 ,  H01L21/28061 ,  H01L21/28194 ,  H01L21/28556 ,  H01L21/76846 ,  H01L29/517

Abstract: 저저항을 갖는 도전성 패턴을 형성하기 위해 사용될 수 있는 오믹막 및 이의 형성 방법 그리고 상기 오믹막을 포함하는 반도체 장치의 제조 방법에서, 상기 오믹막은 텅스텐과 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드로 이루어진다. 특히, 상기 텅스텐 실리사이드는 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 획득한다. 상기 오믹막을 도전성 패턴에 적용함으로서 도전성 패턴의 저항을 감소시킬 수 있다.

公开(公告)号：KR1020060064201A

公开(公告)日：2006-06-13

申请号：KR1020040102916

申请日：2004-12-08

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  최길현 ,  이창원 ,  이병학 ,  박희숙 ,  손웅희 ,  유종렬 ,  윤선필 ,  이장희 ,  임동찬

IPC: H01L29/78

CPC classification number: H01L21/32051 ,  H01L21/02068 ,  H01L21/28052 ,  H01L29/4941

Abstract: 낮은 저항을 갖는 반도체 장치 및 그 제조 방법이 개시된다. 반도체 기판 상에 절연층을 형성한 후, 절연층 상에 폴리 실리콘층을 형성한다. 폴리 실리콘층 상에 물리 기상 증착 공정으로 형성된 금속 실리사이드막을 포함하는 저항 감소층을 형성한 다음, 저항 감소층 상에 장벽층 및 금속층을 순차적으로 형성하여 반도체 장치를 완성한다. 플라즈마로 처리된 금속 실리사이드막으로부터 유래되는 금속 실리콘 질화막이나 질소 또는 암모니아 분위기 하에서 금속 실리사이드막을 열처리하여 형성된 금속 실리콘 질화막을 구비하는 저항 감소층을 폴리 실리콘층과 금속층 사이에 형성하기 때문에, 폴리 실리콘층과 금속층 사이의 계면 저항을 크게 감소시키는 동시에 이러한 계면 저항의 분포를 균일하게 유지할 수 있다.