公开(公告)号：KR102236049B1

公开(公告)日：2021-04-05

申请号：KR1020140084463A

申请日：2014-07-07

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  오경석 ,  김철 ,  신헌종 ,  유종렬 ,  이현정 ,  정성훈

IPC: H01L29/78 ,  H01L21/316 ,  H01L21/336

Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는, 기판으로부터 돌출되고, 일방향으로 연장된 하부 핀(fin), 상기 하부 핀 상에 형성된 산화막, 상기 산화막으로부터 돌출되고, 상기 하부 핀과 대응되는 위치 상에 상기 하부 핀과 이격되어 형성된 상부 핀, 및 상기 상부 핀 상에, 상기 상부 핀과 교차하는 방향으로 형성된 게이트 구조물을 포함하되, 상기 산화막은 Ge를 포함한다.

公开(公告)号：KR1020160024058A

公开(公告)日：2016-03-04

申请号：KR1020140109653

申请日：2014-08-22

Applicant: 삼성전자주식회사

Inventor： 이현정 ,  구본영 ,  김선정 ,  유종렬 ,  이승훈 ,  탕,포런

IPC: H01L21/8234 ,  H01L21/033

CPC classification number: H01L29/66795 ,  H01L21/3085 ,  H01L21/76224 ,  H01L21/823412 ,  H01L21/823807 ,  H01L21/0332 ,  H01L21/0338

Abstract: 반도체소자의제조방법은기판상에채널막을형성하는것, 상기채널막상에희생막을형성하는것, 상기희생막상에하드마스크패턴을형성하는것, 및상기하드마스크패턴을식각마스크로사용하여상기하드마스크패턴에노출된상기희생막및 상기채널막을식각하여, 상기희생막이제거되어상부면이드러난채널부를형성하는것을포함하되, 상기채널막은 SiGe(0≤y

Abstract translation: 一种制造半导体器件的方法包括以下步骤：在衬底上形成通道膜; 在沟道膜上形成牺牲膜; 在牺牲膜上形成硬掩模; 并且通过使用硬掩模图案作为蚀刻掩模蚀刻牺牲膜和暴露于硬掩模图案的沟道膜，形成具有暴露的上平面的通道部分作为牺牲膜。 沟道膜是Si_（1-y）Ge_y（0 <= y <1）膜，牺牲膜是Si_（1-z）Ge_z（0 <= z <1），其中锗（Ge_z ）比通道膜的锗（Ge_y）的含量多。 本发明的目的是提供可以进一步提高可靠性的半导体器件的制造方法。

公开(公告)号：KR1020140145434A

公开(公告)日：2014-12-23

申请号：KR1020130067887

申请日：2013-06-13

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  이준노 ,  김동찬 ,  임한진

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/4236 ,  H01L27/10876 ,  H01L29/4966 ,  H01L29/4983 ,  H01L21/82345

Abstract: 도전성 전극의 일부를 산화시킴으로써 GIDL 특성 개선 및/또는 게이트 전극의 저항을 감소시킬 수 있는 반도체 소자를 제공하는 것이다. 상기 반도체 소자는 기판 내에 형성된 제1 트렌치, 상기 제1 트렌치 상에 형성되는 제1 절연막, 상기 제1 절연막 상에, 상기 제1 트렌치의 일부를 채우고, 상부와 하부를 포함하는 제1 도전막, 및 상기 제1 절연막과 상기 제1 도전막 사이에서, 상기 제1 도전막의 하부와 오버랩되는 제1 하부 일함수 조절막과, 상기 제1 도전막의 상부와 오버랩되는 제1 상부 일함수 조절막을 포함하는 제1 일함수 조절막을 포함한다.

Abstract translation: 提供了能够通过氧化导电电极的一部分来降低栅电极的电阻和/或改善GIDL特征的半导体器件。 半导体器件包括形成在基板上的第一沟槽，形成在第一沟槽上的第一绝缘层，形成在第一绝缘层上的第一导电层填充第一沟槽的一部分，并且包括 第一工作功能控制层，其包括与第一导电层的下侧的一部分重叠的第一底层功能控制层和与第一导电层的一部分重叠的第一顶部功能控制层， 在第一绝缘层和第一导电层之间的第一导电层的上侧。

公开(公告)号：KR101414067B1

公开(公告)日：2014-07-02

申请号：KR1020080077531

申请日：2008-08-07

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  최시영 ,  신유균 ,  박태서 ,  김동찬 ,  유종렬 ,  정성훈 ,  강종훈

IPC: H01L21/336

CPC classification number: H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

Abstract: 반도체 소자의 전극 및 그 형성 방법에서, 반도체 소자의 전극을 형성하기 위하여 기판 상에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막의 적어도 일부분을 식각함으로써 예비 폴리실리콘 패턴을 형성한다. 상기 예비 폴리실리콘 패턴 표면을 질소와 반응시켜 상기 예비 폴리실리콘 패턴 표면 상에 질화막을 형성한다. 다음에, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 예비 폴리실리콘 패턴을 식각함으로써 폴리실리콘막 패턴을 형성한다. 상기 방법에 의해 전극을 형성하는 경우, 상기 전극에 포함된 폴리실리콘막 패턴의 불순물 확산이 억제된다.

公开(公告)号：KR1020100104280A

公开(公告)日：2010-09-29

申请号：KR1020090022597

申请日：2009-03-17

Applicant: 삼성전자주식회사

Inventor： 전인상 ,  이시형 ,  유종렬 ,  신유균 ,  최석헌

IPC: H01L21/336 ,  H01L21/8242

CPC classification number: H01L29/4236 ,  H01L21/67207 ,  H01L21/823437 ,  H01L21/823456 ,  H01L29/66621 ,  H01L29/78

Abstract: PURPOSE: A semiconductor device with a low resistance buried metal gate structure and a forming method thereof are provided to minimize a unit cell by obtaining the semiconductor device with a high electric characteristic. CONSTITUTION: A semiconductor substrate(100) is divided into an active region and an inactive region by forming a device isolation layer. A recess hole is formed on the active region. A gate dielectric layer(120) is formed in the recess hole. A barrier metal layer is formed on the gate dielectric layer. A metal layer for forming a nucleus is formed on the barrier metal layer. The phase of the metal layer is changed to have a low resistance characteristic by thermally processing the metal layer for forming the nucleus. A bulk metal electrode is formed based on the metal layer for forming the phase changed metal layer for forming the nucleus.

Abstract translation: 目的：提供具有低电阻掩埋金属栅极结构的半导体器件及其形成方法，以通过获得具有高电特性的半导体器件使单元电池最小化。 构成：通过形成器件隔离层，将半导体衬底（100）分为有源区和非活性区。 在活性区域上形成凹坑。 在凹陷孔中形成栅介质层（120）。 在栅介质层上形成阻挡金属层。 在阻挡金属层上形成用于形成核的金属层。 金属层的相位通过热处理用于形成核的金属层而具有低电阻特性。 基于形成用于形成核的相变金属层的金属层形成体金属电极。

公开(公告)号：KR1020100033918A

公开(公告)日：2010-03-31

申请号：KR1020090041222

申请日：2009-05-12

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  김동찬 ,  정성훈 ,  최시영 ,  신유균 ,  박태서 ,  유종렬 ,  강종훈

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/78696 ,  H01L21/2255 ,  H01L29/41725 ,  H01L29/42312 ,  H01L29/66348

Abstract: PURPOSE: A recess channel transistor, a method for forming the same, a semiconductor device including the same, and a manufacturing method thereof are provided to reduce a lump failure due to the concentration of an electric field by rounding a recess channel transistor. CONSTITUTION: A recess channel transistor includes a substrate, a gate oxidation layer(158), a gate electrode(162a), a source/drain. The substrate is divided into an active region(150a) and a device isolation region. The active region includes a recess part. The gate oxidation layer is formed on the inner wall of the recess part and the upper side of the substrate. The thickness of the layer in contact with the sidewalls of the recess unit and the active region is 70% thicker than the layer of the layer on the sidewall of the recess unit. The gate electrode is formed on the gate oxidation layer and is positioned inside the recess part. The source/drain is formed under the substrate on both sides of the gate electrode.

Abstract translation: 目的：提供一种凹槽通道晶体管，其形成方法，包括该凹槽通道晶体管的半导体器件及其制造方法，以通过使凹槽沟道晶体管四舍五入来减少由于电场浓度引起的团块故障。 构成：凹槽沟道晶体管包括衬底，栅极氧化层（158），栅电极（162a），源极/漏极。 衬底被分为有源区（150a）和器件隔离区。 有源区域包括凹部。 栅极氧化层形成在凹部的内壁和基板的上侧。 与凹部单元和有源区域的侧壁接触的层的厚度比凹部单元的侧壁上的层的层厚70％。 栅电极形成在栅氧化层上并位于凹部内。 源极/漏极形成在栅极两侧的衬底下方。

公开(公告)号：KR1020070058804A

公开(公告)日：2007-06-11

申请号：KR1020050117534

申请日：2005-12-05

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  신유균 ,  박태서 ,  류창우 ,  홍수진

IPC: H01L21/336

Abstract: A method for forming a semiconductor device is provided to uniformly dope the channel and source/drain region of a fin having a three-dimensional structure by performing an isotropic doping process instead of a conventional ion implantation process. A three-dimensional structure made of a semiconductor is formed on a semiconductor substrate. A plasma doping process using first and second sources gases is performed to isotropically dope the three-dimensional structure wherein the first source gas includes p-type impurity elements and the second source gas includes dilution elements having no relation with the electrical characteristic of a doping region(S170). The process for forming the three-dimensional structure includes the following step. A pin protrudes upward from the semiconductor substrate, including a channel region and made of the three-dimensional structure.

Abstract translation: 提供一种用于形成半导体器件的方法，通过执行各向同性掺杂工艺来代替传统的离子注入工艺来均匀地掺杂具有三维结构的鳍片的沟道和源极/漏极区域。 在半导体基板上形成由半导体构成的三维结构。 进行使用第一和第二源气体的等离子体掺杂工艺以各向同性地掺杂三维结构，其中第一源气体包括p型杂质元素，第二源气体包括与掺杂区域的电特性无关的稀释元件 （S170）。 形成三维结构的方法包括以下步骤。 引脚从半导体基板向上突出，包括沟道区域并由三维结构构成。

公开(公告)号：KR1020060113862A

公开(公告)日：2006-11-03

申请号：KR1020060099734

申请日：2006-10-13

Applicant: 삼성전자주식회사

Inventor： 윤선필 ,  이창원 ,  손웅희 ,  최길현 ,  유종렬 ,  임동찬 ,  이병학 ,  박희숙

IPC: H01L21/336

Abstract: A method for manufacturing a semiconductor device is provided to reduce a leakage current due to etch damage and to decrease the variation of a threshold voltage by performing effectively an etch damage curing on a gate electrode and minimizing the re-oxidation of a gate insulating layer. A tunnel oxide layer(18) is grown on a substrate(10). A line type pre-polysilicon layer is formed on the tunnel oxide layer. A dielectric film and a metal film are formed on the pre-polysilicon layer. A pre-gate structure composed of polysilicon pattern(20a), a dielectric pattern(23) and a metal pattern is formed on the resultant structure by patterning selectively the pre-polysilicon layer, the dielectric film and the metal film. A first oxide layer is formed on the polysilicon pattern and tunnel oxide layer by performing a first re-oxidation using oxygen radicals. A second oxide layer is formed on the resultant structure by using a second re-oxidation under a relatively high temperature compared to the first re-oxidation.

Abstract translation: 提供一种用于制造半导体器件的方法，以减少由于蚀刻损伤引起的漏电流，并且通过有效地执行栅电极上的蚀刻损伤固化并使栅极绝缘层的再氧化最小化来减小阈值电压的变化。 在衬底（10）上生长隧道氧化物层（18）。 在隧道氧化物层上形成线型预多晶硅层。 在预多晶硅层上形成电介质膜和金属膜。 通过对预多晶硅层，电介质膜和金属膜进行构图，在所得结构上形成由多晶硅图案（20a），电介质图案（23）和金属图案构成的预栅极结构。 通过使用氧自由基进行第一再氧化，在多晶硅图案和隧道氧化物层上形成第一氧化物层。 与第一再氧化相比，在比较高的温度下，通过使用第二再氧化，在所得结构上形成第二氧化物层。

公开(公告)号：KR100475084B1

公开(公告)日：2005-03-10

申请号：KR1020020045893

申请日：2002-08-02

Applicant: 삼성전자주식회사

Inventor： 김철성 ,  이병찬 ,  유종렬 ,  최시영 ,  이덕형

IPC: H01L21/8242

CPC classification number: H01L27/10894 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888

Abstract: DRAM 반도체 소자 및 그 제조방법을 제공한다. 본 발명이 DRAM 반도체 소자는 셀 영역 및 주변회로 영역의 소오스/드레인 영역 상에 선택적 에피택셜 성장법(selective epitaxial growth: SEG)을 이용하여 실리콘 에피층을 형성하여 확장 액티브 영역(raised active region)을 형성한다. 더하여, 본 발명의 DRAM 반도체 소자는 셀 영역의 소오스/드레인 영역 상의 실리콘 에피층 상에 셀프얼라인 실리사이드공정에 의해 금속 실리사이드층을 형성하고, 셀프 얼라인 콘택공정에 의해 금속 패드를 형성한다. 이에 따라, 본 발명의 DRAM 소자는 얕은 접합 영역으로 소오스/드레인 영역을 형성할 수 있고 누설 전류의 발생을 억제할 수 있을 뿐만 아니라 소오스/드레인 영역과의 콘택 저항을 낮출 수 있다.

公开(公告)号：KR1020040087196A

公开(公告)日：2004-10-13

申请号：KR1020030021468

申请日：2003-04-04

Applicant: 삼성전자주식회사

Inventor： 조준규 ,  최시영 ,  구자흠 ,  이창원 ,  허성준 ,  김성만 ,  유종렬

IPC: H01L21/336

Abstract: PURPOSE: A method for forming a semiconductor device is provided to protect a semiconductor substrate and contribute to high integration by forming a sufficiently thick residual oxide layer on an impurity region. CONSTITUTION: A gate oxide layer(103), a gate electrode layer and a capping layer(109) are sequentially stacked on a semiconductor substrate(100). The capping layer, the gate electrode layer and the gate oxide layer are sequentially patterned to form a gate pattern composed of a gate oxide layer pattern, a gate electrode and a capping layer pattern that are sequentially stacked on the semiconductor substrate while the gate oxide layer is partially left on the substrate at both sides of the gate pattern to form a residual oxide layer(111). An ion implantation process is performed on the residual oxide layer. A gate re-oxidation process is performed.

Abstract translation: 目的：提供一种用于形成半导体器件的方法，以保护半导体衬底，并通过在杂质区上形成足够厚的残留氧化物层而有助于高集成度。 构成：半导体衬底（100）依次层叠栅氧化层（103），栅电极层和覆盖层（109）。 覆盖层，栅极电极层和栅极氧化物层被顺序地图案化以形成由栅极氧化物层图案，栅极电极和覆盖层图案构成的栅极图案，栅极氧化物层图案，栅极电极和覆盖层图案依次层叠在半导体衬底上，而栅极氧化层 部分地留在栅极图案的两侧的衬底上，以形成残留的氧化物层（111）。 对剩余氧化物层进行离子注入工艺。 进行栅极再氧化处理。