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公开(公告)号：KR100842727B1
公开(公告)日：2008-07-01
申请号：KR1020060112556
申请日：2006-11-15
Applicant: 삼성전자주식회사
CPC classification number: H03K3/0315 , H03L7/0995 , H03L2207/06
Abstract: 본 발명은 전압 제어 발진기 및 이를 구비한 위상고정루프회로에 관한 것으로, 본 발명에 따른 전압제어 발진기는, 복수의 발진유닛들로 구성된 발진유닛들의 체인과; 상기 복수개의 발진유닛들 각각에 연결되어 상기 발진유닛들 각각의 전류 컨트롤을 수행하는 복수개의 전류원들을 구비하되, 상기 전류원들은, 일정레벨의 고정 전압을 통하여 우선적으로 상기 발진유닛들 각각의 전류 컨트롤을 수행하도록 상기 발진유닛들 각각에 적어도 하나 이상 구비되는 고정 전류원과, 레벨이 변동되는 변동 전압을 통하여 차선으로 상기 발진유닛들 각각의 전류 컨트롤을 수행하도록 상기 발진유닛들 각각에 적어도 하나 이상 구비되는 변동 전류원을 구비한다. 본 발명에 따르면, 주파수 안정화를 이룰수 있고 지터를 줄일 수 있는 효과가 있다.
전압제어 발진기, 위상고정루프, 레퍼런스, 컨트롤비트, 전압분배기-
公开(公告)号：KR100809960B1
公开(公告)日：2008-03-07
申请号：KR1020060094704
申请日：2006-09-28
Applicant: 삼성전자주식회사
IPC: G11C11/401
CPC classification number: G11C11/406 , G11C11/40618 , G11C8/04 , G11C8/12 , G11C11/408
Abstract: A refresh circuit of a semiconductor memory device and a refresh method thereof are provided to prevent the increase of refresh time caused by bank group refresh time, when all refresh commands are applied after refresh command of a bank group is applied to the semiconductor memory device. According to a refresh method of a semiconductor memory device comprising a plurality of bank groups having a plurality of banks, refresh is performed for at least one bank. Information of a bank group where the bank of the bank refresh included is stored. An all refresh command to perform refresh for all bank groups after the bank refresh is executed. The information of the bank group stored in the bank group information storing is compared with the information of an initial bank group in the all refresh command applying. If the information of the bank group stored in the bank information does not coincide with the information of the initial bank group, refresh for the initial bank group is performed and then refresh for the other bank groups is performed. Otherwise, refresh for a different bank group from the initial bank group is performed and then refresh for all bank groups is performed.
Abstract translation: 提供了一种半导体存储器件的刷新电路及其刷新方法，以防止在将组组的刷新命令应用于半导体存储器件之后施加所有刷新命令时，由组组刷新时间引起的刷新时间的增加。 根据包括具有多个存储体的多个存储体组的半导体存储器件的刷新方法，对至少一个存储体进行刷新。 存储刷新银行的银行的银行组的信息。 在执行银行刷新后，所有刷新命令用于对所有银行组执行刷新。 存储在银行组信息存储中的银行组的信息与全部刷新命令的应用中的初始银行组的信息进行比较。 如果存储在银行信息中的银行组的信息与初始银行组的信息不一致，则执行初始银行组的刷新，然后执行其他银行组的刷新。 否则，执行与初始银行组的不同银行组的刷新，然后执行所有银行组的刷新。
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公开(公告)号：KR1020060022946A
公开(公告)日：2006-03-13
申请号：KR1020040071747
申请日：2004-09-08
Applicant: 삼성전자주식회사
Abstract: 동기식 반도체 메모리 장치의 테스트 회로 및 이를 이용한 테스트 방법이 게시된다. 본 발명의 테스트 회로는 주파수배가기와 위상쉬프트을 구비한다. 주파수배가기는 외부시스템으로 제공되는 기준클락신호의 주파수를 배가하여 내부클락신호로 제공한다. 위상쉬프트는 주파수 배가된 내부클락신호를 다양한 쉬프트위상으로 위상쉬프트하여, 데이타의 입력을 제어하는 데이타 스트로브 신호로 제공한다. 그러므로, 본 발명의 테스트 회로는, 외부시스템으로부터 수신되는 입력데이타는 다양한 지연시간으로 지연되어 메모리 셀에 제공될 수 있다. 따라서, 본 발명의 테스트 회로에 의하면, 데이타 셋업 및 홀드 타임의 다양한 테스트가 가능하다.
테스트, 클락, 위상, 쉬프트, 반전-
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公开(公告)号：KR1020170108307A
公开(公告)日：2017-09-27
申请号：KR1020160031999
申请日：2016-03-17
Applicant: 삼성전자주식회사
Inventor： 선우정
CPC classification number: G06F11/1072 , G06F11/1044 , G06F11/1068 , G11C29/52 , G11C2029/0411
Abstract: 비휘발성메모리장치의동작방법은, 메모리셀 어레이의소스페이지에저장된데이터를센싱하여센싱된데이터를페이지버퍼회로에저장하는단계, 상기페이지버퍼회로에저장된상기센싱된데이터에대하여에러체크및 정정(ECC: error check and correction) 디코딩을수행하여디코딩된데이터를상기페이지버퍼회로에저장하는단계및 상기페이지버퍼회로에저장된상기디코딩된데이터에대하여상기소스페이지에상응하는시드값들을이용하여디-랜더마이징을수행하여독출데이터를외부장치에제공하는단계를포함한다. ECC 디코딩을수행하는동안에시드값들을저장하고저장된시드값들을이용하여디-랜더마이징을수행함으로써독출시간을감소할수 있다. 또한 ECC 디코딩의결과에따라서정정비트들만을페이지버퍼회로에저장하고나머지비트들은그대로유지함으로써독출시간및 전력소모를감소할수 있다.
Abstract translation: 一种操作非易失性存储器件的方法包括：感测存储在存储器单元阵列的源页中的数据并将感测的数据存储在页缓冲器电路中;对存储在页缓冲器电路中的感测数据执行错误检查和校正 2.根据权利要求1所述的方法，还包括：对所述解码数据执行错误校验和纠正（ECC）解码并将解码数据存储在所述页缓冲器电路中; 并执行解复用以将读出数据提供给外部设备。 在ECC解码期间，可以通过存储种子值并使用存储的种子值执行去随机化来减少读取时间。 而且，根据ECC解码的结果，只有校正位被存储在页缓冲器电路中，并且剩余的位被保持，由此减少了读取时间和功耗。
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Patent Agency Ranking
公开(公告)号：KR1020160023359A
公开(公告)日：2016-03-03
申请号：KR1020140109652
申请日：2014-08-22
Applicant: 삼성전자주식회사
CPC classification number: G11C13/004 , G11C7/1075 , G11C7/20 , G11C11/417 , G11C11/418 , G11C13/0026 , G11C13/0038 , G11C13/0069 , G11C2207/2209 , G11C2207/2281 , G11C2207/229 , G11C2213/71 , G11C2213/72
Abstract: 커플링노이즈가감소된비휘발성메모리장치가제공된다. 상기비휘발성메모리장치는다수의메모리뱅크; 상기다수의메모리뱅크에공유되는리드글로벌비트라인; 상기다수의메모리뱅크에공유되는라이트글로벌비트라인; 상기리드글로벌비트라인과연결되고, 리드동작을수행하는리드회로; 및상기라이트글로벌비트라인과연결되고, 파워업동작후의초기화구간에서상기라이트글로벌비트라인을제1 디스차지하는디스차지제어회로를포함할수 있다.
Abstract translation: 提供了具有降低的耦合噪声的非易失性存储器件。 非易失性存储器件包括：多个存储体; 在存储体中共享的读取全局位线; 在存储体中共享的写全局位线; 连接到读取的全局位线并执行读取操作的读取电路; 以及连接到写入全局位线的放电控制电路，并且首先在上电操作之后在初始化部分中放电写入全局位线。
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公开(公告)号：KR1020150091862A
公开(公告)日：2015-08-12
申请号：KR1020140012617
申请日：2014-02-04
Applicant: 삼성전자주식회사
CPC classification number: G11C13/0069 , G11C13/0004 , G11C13/0064 , G11C2213/71 , G11C2213/72
Abstract: 저항체를 이용한 비휘발성 메모리 장치의 구동 방법이 제공된다. 상기 비휘발성 메모리 장치의 구동 방법은 연속된 다수의 라이트 루프를 이용하여 라이트 동작을 수행하는 비휘발성 메모리 장치의 구동 방법에 있어서, 제1 라이트 루프(write loop) 동안 다수의 비휘발성 메모리 셀에 데이터를 라이트하되, 상기 제1 라이트 루프의 제1 최대 병렬 비트 사이즈(maximum parallel bits size)는 n비트이고, 상기 제1 라이트 루프 다음에, 제2 라이트 루프 동안 상기 다수의 비휘발성 메모리 셀에 데이터를 라이트하되, 상기 제2 라이트 루프의 제2 최대 병렬 비트 사이즈는 상기 n비트보다 큰 m비트일 수 있다.
Abstract translation: 提供了一种使用电阻元件来驱动非易失性存储器件的方法。 用于驱动非易失性存储器件的方法使用多个连续写入循环执行写入操作。 数据被写入用于第一写入循环的多个非易失性存储单元中。 第一写入循环的第一最大并行位大小是n位。 在第一写入循环之后，将数据写入非易失性存储单元中用于第二写入循环。 第二写入循环的第二最大并行位大小是大于n位的m位。
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公开(公告)号：KR1020080043910A
公开(公告)日：2008-05-20
申请号：KR1020060112556
申请日：2006-11-15
Applicant: 삼성전자주식회사
CPC classification number: H03K3/0315 , H03L7/0995 , H03L2207/06
Abstract: A voltage controlled oscillator and a PLL having the same are provided to reduce a jitter by reducing a variation of frequencies according to a variation of voltages. A chain of oscillation units is composed of a plurality of oscillation units. A plurality of current sources(112) are connected to the oscillation units in order to control current of each of the oscillation units. Each of the current sources includes one or more fixing current source(112a) and one or more variable current source(112b). The fixing current source is installed at each of the oscillation units in order to control current of each of the oscillation unit through a fixed voltage of a constant level. The variable current source is installed at each of the oscillation units in order to control current of each of the oscillation units through a variable voltage.
Abstract translation: 提供压控振荡器和具有该压控振荡器的PLL，以通过根据电压的变化减小频率的变化来减少抖动。 振荡单元链由多个振荡单元组成。 多个电流源（112）连接到振荡单元，以便控制每个振荡单元的电流。 每个电流源包括一个或多个固定电流源（112a）和一个或多个可变电流源（112b）。 固定电流源安装在每个振荡单元中，以通过恒定电平的固定电压来控制每个振荡单元的电流。 可变电流源安装在每个振荡单元处，以通过可变电压来控制每个振荡单元的电流。
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公开(公告)号：KR1020060062919A
公开(公告)日：2006-06-12
申请号：KR1020040101923
申请日：2004-12-06
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 이 반도체 메모리 장치는 제1 도전층과 상기 제1 도전층에 중첩되어 배치된 제2 도전층을 구비한 적어도 하나이상의 패드와 상기 적어도 하나이상의 패드 아래의 반도체 기판에 형성되고, 제1 전압이 인가되는 제1 활성영역과, 상기 제1 활성영역의 상부에 적층되는 절연층과 상기 절연층의 상부에 적층되며, 제2 전압이 인가되는 제3 도전층을 구비한 디커플링 캐패시터를 구비하는 것을 특징으로 한다.
따라서, 제한된 면적의 반도체 메모리 장치에서 본딩시 스트레스를 극복하여 패드하단부에 디커플링 캐패시터를 구비하는 것이 가능하고, 이로 인해 반도체 메모리 장치의 구동시 발생하는 전원잡음을 줄여주어, 장치의 오작동을 방지하여 신뢰성을 향상 시킬 수 있게 된다.-
公开(公告)号：KR1020050035571A
公开(公告)日：2005-04-19
申请号：KR1020030070991
申请日：2003-10-13
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: G01R31/2851
Abstract: 레벨 쉬프터 연결 여부 판단 방법이 개시된다. 본 발명의 실시예에 따른 레벨 쉬프터 연결 여부 판단 방법은 반도체 회로의 네트 리스트(net list) 정보를 수신하는 단계, 상기 네트 리스트 정보를 이용하여 레벨 쉬프터(level shifter) 연결 여부를 판단할 노드를 결정하는 단계 및 상기 결정된 노드에 대하여 레벨 쉬프터 연결 여부를 판단하는 단계를 구비한다. 상기 레벨 쉬프터(level shifter) 연결 여부를 판단할 노드는 신호를 출력하는 모스 트랜지스터의 드레인 또는 소스에 연결되고 상기 신호가 입력되는 모스 트랜지스터의 게이트에 연결된다. 레벨 쉬프터 연결 여부를 판단하는 단계는 신호를 출력하는 피모스 트랜지스터에 연결된 전압원의 전압 레벨이 상기 신호가 입력되는 피모스 트랜지스터에 연결된 전압원의 전압 레벨보다 낮거나 또는 신호를 출력하는 엔모스 트랜지스터에 연결된 전압원의 전압 레벨이 상기 신호가 입력되는 엔모스 트랜지스터에 연결된 전압원의 전압 레벨보다 높으면 상기 노드에 레벨 쉬프터가 누락된 것으로 판단한다. 본 발명에 따른 레벨 쉬프터 연결 여부 판단 방법은 반도체 회로의 네트 리스트 정보와 전원 전압 레벨 정보를 이용하여 레벨 쉬프터가 누락된 노드를 빼놓지 않고 찾을 수 있는 장점이 있다.
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