公开(公告)号：KR1020050087657A

公开(公告)日：2005-08-31

申请号：KR1020040013684

申请日：2004-02-27

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  손낙진 ,  송두헌 ,  서준

IPC: H01L21/336

CPC classification number: H01L29/66636 ,  H01L29/78 ,  Y10S438/942

Abstract: 선택적 에피성장층을 채택하여 비대칭 소오스/드레인 트랜지스터를 제조하는 방법 및 그것에 의해 제조된 비대칭 소오스/드레인 트랜지스터가 개시된다. 이 방법은 활성영역을 갖는 반도체기판을 준비하는 것을 구비한다. 상기 활성영역 내에 채널이온들을 도우핑하고, 상기 채널이온들이 도우핑된 활성영역의 소정영역 내에 평탄화된 선택적 에피성장층을 형성한다. 그 후, 상기 평탄화된 선택적 에피성장층을 갖는 반도체기판 상에 게이트절연막, 게이트도전막 및 게이트 하드마스크막을 차례로 형성하고, 상기 게이트 하드마스크막 및 게이트 도전막을 차례로 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성한다. 이 때, 상기 게이트 패턴은 상기 평탄화된 SEG층이 상기 게이트 패턴의 일측에 위치하도록 형성된다. 그 후, 상기 게이트 패턴을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들을 형성한다. 이에 따라, 채널이온들이 상기 선택적 에피성장층으로 확산되어 누설전류를 방지할 수 있는 비대칭 소오스/드레인 트랜지스터를 제공할 수 있다.

公开(公告)号：KR100443917B1

公开(公告)日：2004-08-09

申请号：KR1020020040860

申请日：2002-07-12

Applicant: 삼성전자주식회사

Inventor： 송두헌

IPC: H01L21/8242

CPC classification number: H01L21/76897 ,  H01L21/28525 ,  H01L21/76885 ,  H01L21/76895 ,  H01L27/10855 ,  H01L27/10888

Abstract: A semiconductor memory device and fabrication method of same includes the processes of forming sacrifice gates on a silicon substrate with the sacrifice gates apart from each other. A first conductive layer is formed on an exposed portion of the silicon substrate between the sacrifice gates and a first inter-insulation layer is formed that exposes the first conductive layer and the sacrifice gates. The exposed sacrifice gates are removed to form openings and damascene gates are subsequently formed in the openings. Capping layers are formed on the top of the gates and a second conductive layer is formed on the exposed first conductive layer. A second inter-insulation layer is formed on the silicon substrate, and bit line contacts that expose the second conductive layer are formed by etching the second inter-insulation layer.

Abstract translation: 一种半导体存储器件及其制造方法包括在牺牲栅彼此分离的情况下在硅衬底上形成牺牲栅的工艺。 在牺牲栅极之间的硅衬底的暴露部分上形成第一导电层，并形成露出第一导电层和牺牲栅极的第一中间绝缘层。 将暴露的牺牲栅极移除以形成开口，随后在开口中形成镶嵌栅极。 覆盖层形成在栅极的顶部上，并且第二导电层形成在暴露的第一导电层上。 在硅衬底上形成第二中间绝缘层，通过刻蚀第二中间绝缘层形成暴露第二导电层的位线接触。

公开(公告)号：KR1020040022677A

公开(公告)日：2004-03-16

申请号：KR1020020054292

申请日：2002-09-09

Applicant: 삼성전자주식회사

Inventor： 박정수 ,  송두헌

IPC: H01L27/10

Abstract: PURPOSE: A semiconductor device is provided to basically reduce a leakage current of an ion region and improve a refresh characteristic by forming the first oxide layer on a semiconductor substrate so as to form a predetermined pattern in the first oxide layer, by forming the second oxide layer on the first oxide layer by an epitaxial lateral over-growth(ELO) method, and by forming the ion region overlapped with a gate in the second oxide layer so that the bottom of the ion region contacts the first oxide layer. CONSTITUTION: The first oxide layer(170) in which a pattern is formed is formed on the semiconductor substrate(150). The second oxide layer(190) is formed on the semiconductor substrate and the first oxide layer by using the first oxide layer as a mask. A trench(210) is formed in the first/second oxide layers and the semiconductor substrate. The first insulation layer(230) is formed in the trench. The second insulation layer(240) is formed on the first insulation layer to fill the trench. A gate(400) is formed on the second oxide layer and the first/second insulation layers. A gate spacer(380) is formed on both sidewalls of the gate. The ion region(500) is formed in the second oxide layer by using a self-aligned mask composed of the gate and the gate spacer. The gate is aligned with the pattern formed in the first oxide layer. The lower portion of the ion region overlapped with the gate comes in contact with the upper portion of the first oxide layer.

Abstract translation: 目的：提供一种半导体器件，用于基本上减少离子区域的漏电流并且通过在半导体衬底上形成第一氧化物层以在第一氧化物层中形成预定图案来提高刷新特性，通过形成第二氧化物 通过外延横向过度生长（ELO）方法在第一氧化物层上形成层，并且通过在第二氧化物层中形成与栅极重叠的离子区域，使得离子区域的底部接触第一氧化物层。 构成：在半导体衬底（150）上形成有形成图案的第一氧化物层（170）。 通过使用第一氧化物层作为掩模，在半导体衬底和第一氧化物层上形成第二氧化物层（190）。 在第一/第二氧化物层和半导体衬底中形成沟槽（210）。 第一绝缘层（230）形成在沟槽中。 第二绝缘层（240）形成在第一绝缘层上以填充沟槽。 在第二氧化物层和第一/第二绝缘层上形成栅极（400）。 栅极间隔件（380）形成在栅极的两个侧壁上。 通过使用由栅极和栅极间隔物构成的自对准掩模，在第二氧化物层中形成离子区域（500）。 栅极与形成在第一氧化物层中的图案对准。 与栅极重叠的离子区域的下部与第一氧化物层的上部接触。

公开(公告)号：KR100610496B1

公开(公告)日：2006-08-09

申请号：KR1020040009606

申请日：2004-02-13

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  양원석 ,  송두헌 ,  윤재만

IPC: H01L29/78

CPC classification number: H01L29/785 ,  H01L29/66795

Abstract: 본 발명은 종래 복수의 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자가 소스 영역과 드레인 영역을 채널용 핀의 개수만큼 만들어주어야 하기 때문에 제조 공정이 복잡하고 공정에러가 발생할 가능성이 높다는 문제, 불순물의 도핑 농도가 증가됨에 따라 소스/드레인의 도핑 농도 증가로 인하여 누설 전류의 증가로 인한 동작 특성의 저하되는 문제를 개선하기 위한 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 제조방법에 관한 것으로서, STI(Shallow Trench Isolation) 공정 및 실리콘 리세스(silicon recess) 방법을 응용하여 반도체 기판상에 복수의 트렌치(trench) 사이에 리세스 홀(recess hole)이 형성됨으로써 반도체 기판상에 복수의 채널용 핀이 형성된 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그 제조방법을 제공한다. 본 발명에 의하면, 전계효과 트랜지스터 소자를 제조하기 위한 공정이 기존 공정을 응용하여 이루어지므로 제조 공정이 단순해지고 공정에러가 저감된다. 또한, 트렌치 구조에 의한 누설 전류의 감소로 말미암아 소자의 동작 특성이 향상된다.
채널, 핀, FET, 트렌치, 누설전류

公开(公告)号：KR100593443B1

公开(公告)日：2006-06-28

申请号：KR1020040009122

申请日：2004-02-11

Applicant: 삼성전자주식회사

Inventor： 김동현 ,  송두헌 ,  이상현 ,  서형원 ,  원대중

IPC: H01L21/336

CPC classification number: H01L29/66537 ,  H01L21/823437 ,  H01L21/823487 ,  H01L27/10852 ,  H01L27/10876 ,  H01L29/1041 ,  H01L29/42376 ,  H01L29/66621

Abstract: 본 발명은 트랜지스터들 및 그 제조방법들을 제공한다. 이 트랜지스터들 및 그 제조방법들은 반도체 장치의 구동 동안 트랜지스터의 전류 특성을 배가시키는 방안을 제시해준다. 이를 위해서, 상기 트랜지스터들 및 그 제조방법들은 반도체 기판에 트랜치 절연막으로 고립시킨 활성 영역을 포함한다. 상기 활성 영역 아래의 반도체 기판에 채널부 홀이 위치되도록 형성한다. 상기 채널부 홀을 채우고 동시에 활성 영역 상에 배치된 라인 패턴을 형성한다. 그리고, 상기 라인 패턴 아래에 위치되도록 반도체 기판에 채널 영역이 배치된다. 상기 채널 영역은 반도체 기판의 주 표면으로부터 이격되도록 배치되어서 채널부 홀의 하부를 감싼다. 이를 통해서, 상기 트랜지스터를 갖는 반도체 장치는 전류 구동 능력이 향상된 트랜지스터를 구비해서 사용자의 욕구에 대응할 수 있게 해준다.
채널부 홀, 라인 패턴, 채널 영역, 트랜지스터.

Abstract translation: 本发明提供了晶体管及其制造方法。 这些晶体管及其制造方法提供了在半导体器件的操作期间使晶体管的电流特性加倍的方式。 为此，晶体管及其制造方法包括在半导体衬底中隔离为沟槽隔离层的有源区。 并且在有源区下方的半导体衬底中形成沟道孔。 填充通道孔并同时形成布置在有源区上的线图案。 沟道区域设置在半导体衬底中以位于线路图案下方。 沟道区域与半导体衬底的主表面间隔开并围绕沟道部分孔的下部。 通过这样，具有晶体管的半导体器件可以具有改善的电流驱动能力的晶体管以符合用户的期望。

公开(公告)号：KR1020060063439A

公开(公告)日：2006-06-12

申请号：KR1020040102615

申请日：2004-12-07

Applicant: 삼성전자주식회사

Inventor： 정재훈 ,  송두헌

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10855

Abstract: 디램의 커패시터들을 제공한다. 상기 캐패시터들은 반도체 기판 상에 반도체 제조 공정을 통해서 하부전극들이 쓰러지지 않도록 하는 방안을 제시해준다. 이를 위해서, 활성 영역의 반도체 기판 상에 두 개의 도전막 패턴들이 배치된다. 상기 도전막 패턴들의 상면들의 소정 영역들과 각각 접촉하는 하부전극들이 배치된다. 상기 도전막 패턴들의 상면들의 다른 영역들 상에 지지 패턴들이 각각 배치된다. 그리고, 상기 지지 패턴들, 도전막 패턴들 및 반도체 기판 상에 반도체 막이 덮인다.
커패시터, 하부전극, 반도체 기판.

公开(公告)号：KR100549949B1

公开(公告)日：2006-02-07

申请号：KR1020030095140

申请日：2003-12-23

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  김동현 ,  송두헌 ,  이상현

IPC: H01L21/336

CPC classification number: H01L29/7835 ,  H01L29/1045 ,  H01L29/4236 ,  H01L29/66621 ,  H01L29/66659

Abstract: 본 발명은 리프레시 특성을 개선할 수 있는 리세스 타입 모오스 트랜지스터의 제조방법에 대하여 개시하고 있다. 그의 방법은, 반도체 기판의 활성영역에 트렌치를 형성하는 단계와, 상기 트렌치 내에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 반도체 기판의 정의된 게이트 영역 상에 게이트 스택을 형성하는 단계와, 상기 게이트 스택을 이온주입 마스크로 사용하여 상기 반도체 기판의 활성영역에 제1 도전성 불순물을 이온주입하여 제1 불순물 영역을 형성하는 단계와, 상기 제1 불순물 영역이 형성된 상기 반도체 기판의 소스 영역에 제2 도전성 불순물을 이온주입하여 제3 불순물 영역을 형성하는 단계와, 상기 게이트 스택의 측벽을 절연하는 스페이서를 형성하는 단계를 포함하여 이루어진다.
트렌치(trench), 단채널 효과(short channel effect), 소스 영역, 드레인 영역, 도전성 불순물

Abstract translation: 本发明公开了一种能够改善刷新特性的凹陷型MOS晶体管的制造方法。 与他的方法，包括以下步骤：形成在半导体衬底的有源区中的沟槽中，形成在所述半导体衬底的限定的栅极区的栅叠层和形成栅在沟槽绝缘膜，形成栅极绝缘膜， 使用栅极叠层于离子注入掩模，并形成由第一杂质区的离子注入在半导体衬底的有源区中的第一导电杂质的半导体衬底中的源极区，形成在所述第一杂质区 2导电杂质以形成第三杂质区;以及形成隔离栅极叠层的侧壁的隔离物。

公开(公告)号：KR100549007B1

公开(公告)日：2006-02-02

申请号：KR1020040016272

申请日：2004-03-10

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  김기남 ,  양원석 ,  송두헌

IPC: H01L29/78

CPC classification number: H01L27/10876 ,  H01L27/0207 ,  H01L27/10861 ,  H01L29/1083

Abstract: 펀치쓰루 방지막(Punchthrough Protecton Layer)을 갖는 반도체 장치의 트랜지스터들 및 그 제조 방법들을 제공한다. 이 트랜지스터들 및 그 제조 방법들은 트랜지스터의 소오스 및 드레인 영역들의 펀치쓰루를 방지할 수 있는 방안을 제시한다. 이를 위해서, 반도체 기판이 준비되고, 상기 반도체 기판의 주 표면으로부터 아래를 향해서 연장된 채널부 홀(Channel-Portion Hole)이 배치된다. 상기 채널부 홀의 하부에 펀치쓰루 방지막 및 채널부 막(Channel-Portion Layer)이 차례로 적층된다. 상기 채널부 홀의 상부를 채우고 동시에 반도체 기판 상에 배치된 워드라인 패턴이 형성된다. 이때에, 상기 워드라인 패턴은 차례로 적층된 워드라인 및 워드라인 캐핑막 패턴이고, 상기 채널부 막은 채널 영역(Channel Region)의 일부분이다. 이를 통해서, 상기 펀치쓰루 방지막을 갖는 반도체 장치는 트랜지스터의 소오스 및 드레인 영역들의 펀치쓰루를 방지해서 트랜지스터의 스위칭(Swithcing) 특성을 향상시킬 수 있게 해준다.
펀치쓰루 방지막, 채널부 홀, 채널부 막, 트랜지스터.

公开(公告)号：KR1020050098205A

公开(公告)日：2005-10-11

申请号：KR1020040023547

申请日：2004-04-06

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  송두헌 ,  김선준 ,  이진우

IPC: H01L29/78

CPC classification number: H01L27/10873 ,  H01L27/10876 ,  H01L29/66621 ,  H01L29/66659 ,  H01L29/7834 ,  H01L29/7835 ,  H01L29/78624 ,  H01L29/78696

Abstract: 비대칭 채널영역을 갖는 트랜지스터, 이를 구비하는 반도체 소자 및 이를 구비하는 반도체 소자의 제조방법이 제공된다. 상기 트랜지스터는 활성영역을 갖는 반도체기판을 포함한다. 채널 트렌치가 상기 활성영역을 가로지르도록 배치된다. 상기 채널 트렌치의 내벽을 덮는 게이트 절연막이 배치된다. 상기 채널 트렌치를 채우고 상기 반도체기판의 주표면 상으로 연장되도록 게이트 패턴이 배치된다. 상기 채널 트렌치 양옆의 상기 활성영역 내에 제1 도전형을 갖는 소스/드레인 영역들이 배치된다. 상기 소스/드레인 영역들 중 하나의 하부에 적어도 상기 채널 트렌치의 측벽과 접하도록 채널 불순물 영역이 배치되되, 상기 채널 불순물 영역은 제2 도전형을 갖는다. 더 나아가 상기 소스/드레인 영역들 중 다른 하나의 소스/드레인 영역 하부의 상기 활성영역 내에 저농도 불순물 영역이 배치되되, 상기 저농도 불순물 영역은 제1 도전형을 갖고 상기 소스/드레인 영역들 보다 낮은 불순물 농도를 갖는다.

公开(公告)号：KR1020050092933A

公开(公告)日：2005-09-23

申请号：KR1020040018122

申请日：2004-03-17

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  양원석 ,  송두헌 ,  윤재만

IPC: H01L29/78

CPC classification number: H01L29/7851 ,  H01L29/66818 ,  H01L29/42312 ,  H01L29/66348 ,  H01L29/7813 ,  H01L29/785

Abstract: 등방성식각 기술을 사용하여 핀 전계효과 트랜지스터를 제조하는 방법이 개시된다. 이 방법은 반도체기판 상에 하드마스크 패턴을 형성하는 것을 구비한다. 상기 하드마스크 패턴은 하부 하드마스크 패턴 및 상부 하드마스크 패턴을 갖는다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성한다. 그 후, 등방성식각 기술을 사용하여 상기 하부 하드마스크 패턴을 리세스시킨다. 이어서, 상기 트렌치를 채우고 상기 리세스된 하부 하드마스크 패턴의 측벽을 덮는 소자분리막을 형성한다. 이때, 상기 상부 하드마스크 패턴을 제거하여 상기 리세스된 하부 하드마스크 패턴의 상부면을 노출시킨다. 그 후, 상기 리세스된 하부 하드마스크 패턴을 식각 마스크로 사용하여 상기 활성영역의 소정영역을 식각하여 핀(fin)을 형성한다. 이어서, 상기 하부 하드마스크 패턴을 제거하여 상기 핀의 상부면을 노출시키고, 상기 노출된 핀의 측벽들 및 상부면을 덮는 게이트전극을 형성한다. 이 때, 상기 게이트전극은 상기 핀과 절연되도록 형성된다.