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公开(公告)号：KR1020060070843A
公开(公告)日：2006-06-26
申请号：KR1020040109653
申请日：2004-12-21
Applicant: 삼성전자주식회사
IPC: H01L23/28
CPC classification number: H01L25/074 , H01L23/053 , H01L23/485 , H01L23/49816
Abstract: 본 발명은 측면 연결 배선을 가지는 집적회로 칩 및 이를 이용한 3차원 칩 적층 패키지에 관한 것이다. 3차원 칩 적층 패키지는 적층 구조를 이루는 적어도 2개 이상의 집적회로 칩을 포함한다. 각각의 칩에서 회로 패턴은 상부면에 형성되고, 회로 패턴과 연결되는 측면 연결 배선이 측면에 형성된다. 하부 칩의 상부면과 상부 칩의 하부면은 각각 상부면 홈과 하부면 홈을 포함하며, 하부 칩의 상부면은 상부 칩의 하부면 홈에 삽입되고, 상부 칩의 하부면은 하부 칩의 상부면 홈에 삽입된다. 또한, 각각의 칩의 측면 연결 배선은 상부 칩의 측면에 형성되는 접합부를 통하여 서로 전기적으로 접속된다.
3차원 칩 적층 패키지, 측면 연결 배선, 접합부-
公开(公告)号：KR1020060041455A
公开(公告)日：2006-05-12
申请号：KR1020040090669
申请日：2004-11-09
Applicant: 삼성전자주식회사
IPC: H01L23/50
CPC classification number: H01L24/49 , H01L23/3128 , H01L23/50 , H01L24/45 , H01L24/48 , H01L24/73 , H01L25/16 , H01L2224/05554 , H01L2224/32145 , H01L2224/32225 , H01L2224/45124 , H01L2224/45144 , H01L2224/48091 , H01L2224/48095 , H01L2224/48137 , H01L2224/48227 , H01L2224/48233 , H01L2224/48471 , H01L2224/48479 , H01L2224/49171 , H01L2224/49175 , H01L2224/49431 , H01L2224/49433 , H01L2224/73265 , H01L2224/85051 , H01L2224/85986 , H01L2924/00014 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01033 , H01L2924/01076 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/19041 , H01L2924/19105 , H01L2924/30105 , H01L2924/30107 , H01L2924/3011 , H01L2224/85186 , H01L2924/00 , H01L2924/00012 , H01L2924/00015 , H01L2224/4554
Abstract: 본 발명은 동시 스위칭 잡음에 따른 영향을 최소화하기 위하여 링 형태의 실리콘 디커플링 커패시터를 사용하는 집적회로 칩 패키지에 관한 것이다. 본 발명의 실리콘 디커플링 커패시터는 웨이퍼 제조 공정을 이용하여 제조하며 기존의 전력/접지 링의 위치에 배치한다. 따라서 패키지의 두께, 크기 증가 없이 패키지 내부에 배치할 수 있다. 실리콘 디커플링 커패시터는 여러 종류의 전력 핀들을 연결할 수 있고 기존의 전력/접지 링을 대체한다. 본 발명은 실리콘 디커플링 커패시터에 연결된 전기적 경로 전체를 줄일 수 있고, 실리콘 디커플링 커패시터에 연결된 본딩 와이어에 고유저항이 큰 재질을 사용하여 패키지의 공진 주파수 피크치를 완화시킨다.
실리콘 디커플링 커패시터(silicon decoupling capacitor), 전원/접지 링(power/ground ring), 동시 스위칭 잡음(simultaneous switching noise; SSN)-
公开(公告)号：KR101481405B1
公开(公告)日：2015-01-22
申请号：KR1020080055350
申请日：2008-06-12
Applicant: 삼성전자주식회사
IPC: H05K3/40
CPC classification number: H01L2224/04105 , H01L2224/19 , H01L2224/32245 , H01L2224/73267 , H01L2224/9222
Abstract: 본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 내장형 회로기판에 관한 것이다. 본 발명에 따른 반도체 장치는 전기소자가 내장된 베이스 기판을 포함하되, 베이스 기판에는 전기소자로부터 발생되는 열을 방출시키는 통로를 포함한다.
반도체, 내장형 인쇄반도체 장치, 임베디드 기판, 방열,-
公开(公告)号：KR1020100119676A
公开(公告)日：2010-11-10
申请号：KR1020090038735
申请日：2009-05-01
Applicant: 삼성전자주식회사
CPC classification number: H01L23/50 , H01L23/13 , H01L23/49811 , H01L23/49816 , H01L23/49827 , H01L23/49838 , H01L24/16 , H01L24/17 , H01L24/48 , H01L24/49 , H01L2224/05554 , H01L2224/13099 , H01L2224/16225 , H01L2224/16237 , H01L2224/48091 , H01L2224/48227 , H01L2224/48228 , H01L2224/48233 , H01L2224/48235 , H01L2224/48237 , H01L2224/49175 , H01L2224/73265 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01015 , H01L2924/01023 , H01L2924/01033 , H01L2924/01047 , H01L2924/01082 , H01L2924/01083 , H01L2924/014 , H01L2924/10162 , H01L2924/14 , H01L2924/15174 , H01L2924/15311 , H01L2924/19041 , H01L2924/30107 , H01L2924/3025 , H01L2924/00 , H01L2224/45099 , H01L2224/05599
Abstract: PURPOSE: A printed circuit board and a semiconductor package using the same are provided to improve the electrical resistance and contact fail between a bonding pad and an external connecting terminal. CONSTITUTION: A light receiving unit and a bond pad are formed on a substrate. An external connector(110) is formed on the bottom of the substrate. A bonding pad and the external connector are electrically connected through a via hole passing through an image sensor chip downwardly. A transparent substrate covers over the image sensor chip.
Abstract translation: 目的：提供印刷电路板和使用其的半导体封装以改善焊盘和外部连接端子之间的电阻和接触不良。 构成：在基板上形成光接收单元和接合焊盘。 外部连接器（110）形成在基板的底部。 接合焊盘和外部连接器通过向下通过图像传感器芯片的通孔电连接。 透明基板覆盖图像传感器芯片。
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公开(公告)号：KR1020090129208A
公开(公告)日：2009-12-16
申请号：KR1020080055350
申请日：2008-06-12
Applicant: 삼성전자주식회사
IPC: H05K3/40
CPC classification number: H01L2224/04105 , H01L2224/19 , H01L2224/32245 , H01L2224/73267 , H01L2224/9222
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to protect inactive surface of an electric device from physical/chemical environment by forming a second inner wiring layer in an inactive surface of the electric device. CONSTITUTION: A semiconductor device includes an electric device(110), a base substrate(120a), a wiring(130) and a trench(140). The electric device has an active surface(112) and an inactive surface(114). The electric device is embedded in the base substrate. The trench is formed in the base substrate in order to expose the inactive surface of the electrical device. The trench is used as the path for discharging the heat from the electric device. The wiring includes a first inner wiring, a second inner wiring, and an external wiring. The first inner wiring has a first inner pattern and a second inner wiring layer. The second inner wiring layer is made of thermal conductive material. The second inner wiring is formed in the inactive surface of the trench.
Abstract translation: 目的：提供一种半导体器件及其制造方法，通过在电气设备的非活性表面上形成第二内部布线层来保护电气设备的非活性表面免受物理/化学环境的影响。 构成：半导体器件包括电子器件（110），基底衬底（120a），布线（130）和沟槽（140）。 电气设备具有活性表面（112）和非活性表面（114）。 电气装置嵌入基底。 沟槽形成在基底基底中以暴露电子器件的非活性表面。 沟槽用作从电气设备排出热量的路径。 布线包括第一内部布线，第二内部布线和外部布线。 第一内部布线具有第一内部图案和第二内部布线层。 第二内部布线层由导热材料制成。 第二内部布线形成在沟槽的无效表面中。
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Patent Agency Ranking
公开(公告)号：KR1020070037826A
公开(公告)日：2007-04-09
申请号：KR1020050092883
申请日：2005-10-04
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L2224/11
Abstract: 본 발명은 웨이퍼 레벨 칩 스케일 패키지에 관한 것으로, 종래의 재배선층은 제 1 및 제 2 절연층에 의해 둘러싸여 있기는 하지만 차폐되지 않고 개방된 형태를 갖기 때문에, 이엠아이 노이즈(EMI noise) 특성이 떨어지고, 고속 입출력 단자로 사용되는 칩 패드에 연결된 재배선층들이 서로 인접하게 형성될 경우 신호 간섭에 따른 노이즈로 인해서 신호 전달 특성이 떨어지는 문제점을 안고 있다.
본 발명은 상기한 문제를 해결하기 위해서, 신호 전달 통로인 재배선층이 접지된 차폐 금속관에 둘러싸여 있고, 차폐 금속관의 내부는 절연층으로 충전된 구조를 갖는 일종의 동축선(coaxial line) 형태를 갖는 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지를 제공한다. 본 발명에 따르면 재배선층이 차폐 금속관에 의해 차폐되기 때문에, 이엠아이 노이즈 특성 및 신호 전달 특성을 향상시킬 수 있다.
이엠아이(EMI), 노이즈, 웨이퍼 레벨, 칩 스케일 패키지, 고속-
公开(公告)号：KR101580925B1
公开(公告)日：2015-12-30
申请号：KR1020090037088
申请日：2009-04-28
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H01L23/49855 , H01L2224/48091 , H01L2224/48228 , H01L2924/3025 , H01L2924/00014 , H01L2924/00
Abstract: 칩온보드타입의패키지가개시되고, 칩온보드타입의패키지는접지패드를포함하고, 접지패드는신호패드들사이및/또는신호패드와부가적인패드사이를쉴딩하는라인부를포함한다.
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公开(公告)号：KR1020100112904A
公开(公告)日：2010-10-20
申请号：KR1020090031430
申请日：2009-04-10
Applicant: 삼성전자주식회사
IPC: H01L21/77
CPC classification number: H01L23/66 , H01L23/481 , H01L24/48 , H01L25/0655 , H01L2224/16 , H01L2224/48091 , H01L2224/48227 , H01L2924/00014 , H01L2924/01079 , H01L2924/19041 , H01L2924/19051 , H01L2924/30107 , H01L2924/3011 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: PURPOSE: A semiconductor package to remove power noises in a package by using ground impedance is provided to reduce a ground inductance level by decreasing loop inductance and a return current path. CONSTITUTION: A digital circuit block(111a,111b) and an analog circuit block(121) are formed on a circuit board(100). An integrated ground(110) provides the equipotential of the digital circuit block and the analog circuit block. A digital ground impedance(125) electrically connects the digital circuit block with the integrated ground. The digital circuit block is connected to the integrated ground through the digital ground impedance. The analog circuit block is connected to the integrated ground through the analog ground impedance.
Abstract translation: 目的：通过使用接地阻抗来消除封装中的电源噪声的半导体封装，通过减小环路电感和返回电流路径来降低接地电感电平。 构成：在电路板（100）上形成数字电路块（111a，111b）和模拟电路块（121）。 集成地（110）提供数字电路块和模拟电路块的等电位。 数字接地阻抗（125）将数字电路块与集成接地电连接。 数字电路块通过数字接地阻抗连接到集成地。 模拟电路块通过模拟接地阻抗连接到集成地。
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公开(公告)号：KR100843202B1
公开(公告)日：2008-07-02
申请号：KR1020060085885
申请日：2006-09-06
Applicant: 삼성전자주식회사
CPC classification number: G01R31/2884 , H01L22/32 , H01L2924/0002 , H01L2924/15311 , H01L2924/00
Abstract: 반도체 패키지의 크기를 소형화시키고 검사 효율을 높일 수 있도록 기판 양면에 검사용 패드를 갖는 반도체 패키지 및 그 검사방법에 관해 개시한다. 이를 위해 본 발명은, 반도체 칩이 탑재되고 인쇄회로패턴이 형성된 기판과, 상기 기판 상부에 마련된 반도체 칩 탑재부와, 상기 기판 하부에 형성된 솔더볼 패드와, 상기 기판 하부 및 상부에 형성된 검사용 패드 및 상기 솔더볼 패드에만 부착된 솔더볼을 구비하는 것을 특징으로 하는 반도체 패키지 및 그 검사방법을 개시한다.
검사용 패드, 솔더볼 패드, 기판 양면 연결, 검사 효율.-
公开(公告)号：KR1020080022454A
公开(公告)日：2008-03-11
申请号：KR1020060085885
申请日：2006-09-06
Applicant: 삼성전자주식회사
CPC classification number: G01R31/2884 , H01L22/32 , H01L2924/0002 , H01L2924/15311 , H01L2924/00
Abstract: A semiconductor package having a test pad on both sides of a substrate and a testing method of the same are provided to reduce a size of a substrate by altering a test solder ball into a test pad. A semiconductor chip is loaded on a substrate(102). A printed circuit pattern is formed on the substrate. A semiconductor chip loading unit(104) is formed on an upper surface of the substrate. A solder ball pad(106) is formed at a lower part of the substrate. A test pad(110) is formed at a lower part and the upper part of the substrate. A plurality of solder balls(114) are attached only on the solder ball pad. The test pad is smaller than the solder ball pad. The test pad includes an insulating layer for covering an upper part thereof.
Abstract translation: 提供一种在衬底的两侧具有测试焊盘的半导体封装及其测试方法，以通过将测试焊球改变为测试焊盘来减小衬底的尺寸。 将半导体芯片装载在基板（102）上。 在基板上形成印刷电路图形。 半导体芯片加载单元（104）形成在基板的上表面上。 在衬底的下部形成焊球垫（106）。 在基板的下部和上部形成有测试焊盘（110）。 多个焊球（114）仅安装在焊球垫上。 测试垫小于焊球垫。 测试垫包括用于覆盖其上部的绝缘层。
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