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公开(公告)号：KR1020170105984A
公开(公告)日：2017-09-20
申请号：KR1020160029474
申请日：2016-03-11
Applicant: 삼성전자주식회사
IPC: G02F1/133 , G02F1/1345 , H01L23/552
CPC classification number: H01L23/552 , G09G3/2092 , G09G2300/043 , G09G2310/0264 , G09G2330/021 , G09G2330/028 , G09G2330/06 , H01L23/49822 , H01L23/49838 , H01L23/4985 , H01L23/585 , H01L24/17 , H01L2224/16227 , H01L2924/1426 , H01L2924/3025
Abstract: EMI를감소시킬수 있는기판을포함하는반도체패키지가게시된다. 상기반도체패키지는상기기판에마운트된집적회로와, 상기기판위에배치되고동작전압을상기집적회로로전송하는제1파워라인과, 상기기판위에배치되고접지전압을상기집적회로로전송하는제2파워라인을포함하고, 상기제1파워라인과상기제2파워라인각각은제1폭을갖고, 상기제1파워라인은상기제2파워라인으로부터제1거리만큼떨어져있고, 상기제1파워라인과상기제2파워라인각각의두께는 20㎛와같거나작고, 상기제1폭과상기제1거리의비율은 2.5보다크다.
Abstract translation: 公开了一种半导体封装，其包括能够降低EMI的衬底。 的半导体封装是第二功率用于发送所述第一电源线和，设置在基板接地电压被设置在基板上并安装的集成在电路板上，并且将操作电压施加到所述集成电路的集成电路 其中，第一电源线和第二电源线各自具有第一宽度，第一电源线距离第二电源线第一距离， 每条第二电源线的厚度等于或小于20μm，并且第一宽度与第一距离的比率大于2.5。
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公开(公告)号：KR101566410B1
公开(公告)日：2015-11-06
申请号：KR1020090031430
申请日：2009-04-10
Applicant: 삼성전자주식회사
IPC: H01L21/77
CPC classification number: H01L23/66 , H01L23/481 , H01L24/48 , H01L25/0655 , H01L2224/16 , H01L2224/48091 , H01L2224/48227 , H01L2924/00014 , H01L2924/01079 , H01L2924/19041 , H01L2924/19051 , H01L2924/30107 , H01L2924/3011 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 그라운드임피던스를이용하여패키지에서의전력잡음을제거한반도체패키지가개시된다. 이를위한본 발명의일 실시예는, 아날로그회로블럭, 디지털회로블럭, 아날로그그라운드임피던스, 디지털그라운드임피던스, 및통합그라운드를포함하고, 상기통합그라운드와상기아날로그회로블럭은상기아날로그그라운드임피던스를통해전기적으로연결되고, 상기통합그라운드와상기디지털회로블럭은상기디지털그라운드임피던스를통해전기적으로연결되며, 상기아날로그그라운드임피던스의인덕턴스값은상기디지털그라운드임피던스의인덕턴스값보다큰 반도체패키지를제공한다.
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公开(公告)号：KR1020100118318A
公开(公告)日：2010-11-05
申请号：KR1020090037088
申请日：2009-04-28
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H01L23/49855 , H01L2224/48091 , H01L2224/48228 , H01L2924/3025 , H01L23/48 , H01L2924/00014 , H01L2924/00
Abstract: PURPOSE: A chip-on-board typed package is provided to reduce coupling between adjacent external connection terminals by interposing a line part expanded from a ground pad between the external connection terminals. CONSTITUTION: A ground pad(121) is arranged on a first side of a substrate. The ground pad includes a body part(121a) and one or more line parts(121b). Conductive pads(120) are adjacently arranged to the body part. The line parts are expanded to a space between the conductive pads. The conductive pads include one or more signal pads(122).
Abstract translation: 目的：通过在外部连接端子之间插入从接地焊盘扩展的线路部分，提供了片上板式封装，以减少相邻外部连接端子之间的耦合。 构成：接地焊盘（121）布置在衬底的第一侧上。 接地垫包括主体部分（121a）和一个或多个线部分（121b）。 导电垫（120）相邻地布置在主体部分上。 线部分扩展到导电焊盘之间的空间。 导电焊盘包括一个或多个信号焊盘（122）。
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公开(公告)号：KR1020100021899A
公开(公告)日：2010-02-26
申请号：KR1020080080559
申请日：2008-08-18
Applicant: 삼성전자주식회사
CPC classification number: H05K1/0216 , H01L23/4985 , H01L24/17 , H01L2224/0554 , H01L2224/0557 , H01L2224/05571 , H01L2224/05573 , H01L2224/056 , H01L2224/16225 , H01L2224/32225 , H01L2224/73204 , H01L2924/00014 , H01L2924/14 , H01L2924/181 , H01L2924/351 , H05K1/114 , H05K1/189 , H05K2201/093 , H05K2201/09318 , H05K2201/09663 , H05K2201/09772 , H05K2201/09781 , H05K2201/10674 , H01L2924/00 , H01L2224/05599 , H01L2224/0555 , H01L2224/0556
Abstract: PURPOSE: A tape wiring substrate, a chip-on-film package, and a device assembly are provided to reduce a size and a weight of an electronic product and implement high integration. CONSTITUTION: A tape wiring substrate includes an insulation film substrate(10), a first metal pattern layer(20A), a second metal pattern layer(30A). The insulation film substrate includes a first main surface(11) and a second main surface(12) with one chip mounting region. One via or more are included between the first main surface and the second main surface. The plurality of first metal pattern layers are provided on the first main surface. The plurality of metal pattern layers are provided on the second main surface. The plurality of second metal pattern layers are provided on the second main surface and are electrically connected to the first pattern layer through a via.
Abstract translation: 目的：提供胶带布线基板，胶片封装和装置组件，以减小电子产品的尺寸和重量并实现高集成度。 构成：带状布线基板包括绝缘膜基板（10），第一金属图案层（20A），第二金属图案层（30A）。 绝缘膜基板包括具有一个芯片安装区域的第一主表面（11）和第二主表面（12）。 在第一主表面和第二主表面之间包括一个或多个通孔。 多个第一金属图案层设置在第一主表面上。 多个金属图案层设置在第二主表面上。 多个第二金属图案层设置在第二主表面上，并且通过通孔与第一图案层电连接。
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公开(公告)号：KR100761861B1
公开(公告)日：2007-09-28
申请号：KR1020060098865
申请日：2006-10-11
Applicant: 삼성전자주식회사
IPC: H01L23/60
CPC classification number: H01L23/552 , H01L24/06 , H01L24/48 , H01L24/49 , H01L2224/0401 , H01L2224/05554 , H01L2224/0603 , H01L2224/32145 , H01L2224/48091 , H01L2224/49175 , H01L2924/00014 , H01L2924/01013 , H01L2924/01033 , H01L2924/01047 , H01L2924/01078 , H01L2924/01079 , H01L2924/014 , H01L2924/10161 , H01L2924/1461 , H01L2924/15311 , H01L2924/00 , H01L2224/45099 , H01L2224/05599
Abstract: A semiconductor package is provided to improve remarkably ESD characteristics by preventing the degradation of the ESD characteristics in spite of the fineness of a semiconductor device using a conductive bar vertically arranged to a predetermined structure with a conductive pattern. A semiconductor package includes a predetermined structure, a conductive network, at least one conductive bar, and a ground portion. The predetermined structure has a conductive pattern. The conductive network(102) is attached to one surface of the predetermined structure. The conductive bar(110) is vertically arranged to the conductive network to absorb the static electricity of the outside. The ground portion(120) is used for emitting the static electricity electrically transmitted from the conductive network to the outside.
Abstract translation: 提供半导体封装以通过防止ESD特性的劣化，尽管使用垂直布置成具有导电图案的预定结构的导电棒的半导体器件的细度来提高ESD特性。 半导体封装包括预定结构，导电网络，至少一个导电棒和接地部分。 该预定结构具有导电图案。 导电网络（102）附接到预定结构的一个表面。 导电棒（110）垂直地布置到导电网络上以吸收外部的静电。 接地部分（120）用于将从导电网络传输的静电发射到外部。
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Patent Agency Ranking
公开(公告)号：KR100723531B1
公开(公告)日：2007-05-30
申请号：KR1020060053114
申请日：2006-06-13
Applicant: 삼성전자주식회사
IPC: H01L23/52
Abstract: A substrate for a semiconductor package comprises a dielectric substrate, a circuit pattern, and an electromagnetic band gap (EBG) pattern. The circuit pattern is formed on a first surface of the dielectric substrate and is connected to ground via a ground connection. The electromagnetic band gap (EBG) pattern comprises a plurality of zigzag unit structures formed on a second surface of the dielectric substrate, wherein the second surface is formed on an opposite side of the dielectric substrate from the first surface; the zigzag unit structures are electrically connected to each other; and at least one of the zigzag unit structures is electrically connected to the ground connection.
Abstract translation: 用于半导体封装的衬底包括介电衬底，电路图案和电磁带隙（EBG）图案。 电路图案形成在电介质基板的第一表面上并且经由接地连接而接地。 电磁带隙（EBG）图案包括形成在电介质基板的第二表面上的多个锯齿形单元结构，其中第二表面形成在电介质基板的与第一表面相反的一侧上; 锯齿形单元结构彼此电连接; 并且至少一个之字形单元结构电连接到接地连接。
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公开(公告)号：KR1020060082526A
公开(公告)日：2006-07-19
申请号：KR1020050002908
申请日：2005-01-12
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 본 발명은 반도체 칩 패키지 집중 회로 모델(Lumped Circuit Model) 추출 방법과 시스템에 관한 것으로서, 더욱 상세하게는 리드프레임 패키지 또는 BGA(Ball Grid Array) 패키지 등과 같은 반도체 칩 패키지의 전기적인 집중 회로 모델을 자동으로 생성할 수 있는 집중 회로 모델 자동 추출 방법과 시스템에 관한 것이다. 본 발명에 따른 리드프레임 패키지와 BGA 패키지의 집중 회로 모델 자동 추출 방법과 시스템은, 리드프레임 또는 서브스트레이트의 고정된 집중 회로 모델과 소비자의 입력 정보에 따라 수식화된 산출식(Empirical Formula)에 의해 얻어지는 본딩와이어의 집중 회로 모델(Lumped Circuit Model)의 조합에 의해 통합된 패키지 집중 회로 모델이 자동으로 얻어질 수 있도록 구성됨으로써, 종래에 비해 집중 회로 모델 추출 절차가 매우 단순해지고, 집중 회로 모델 데이터의 신뢰도와 정확도를 유지하면서 빠르고 편리하게 특정 반도체 칩 패키지의 집중 회로 모델을 제공할 수 있다. 이에 따라, 집중 회로 모델 정보 제공자의 작업 시간이 크게 감소되고, 분석되어진 집중 회로 모델들이 체계적으로 관리될 수 있다.
집중 회로 모델, 등가 회로 모델, 모델링, 반도체 칩 패키지, 전기적인 특성 분석, IBIS, 자동 추출-
公开(公告)号：KR100592787B1
公开(公告)日：2006-06-26
申请号：KR1020040090669
申请日：2004-11-09
Applicant: 삼성전자주식회사
IPC: H01L23/50
CPC classification number: H01L24/49 , H01L23/3128 , H01L23/50 , H01L24/45 , H01L24/48 , H01L24/73 , H01L25/16 , H01L2224/05554 , H01L2224/32145 , H01L2224/32225 , H01L2224/45124 , H01L2224/45144 , H01L2224/48091 , H01L2224/48095 , H01L2224/48137 , H01L2224/48227 , H01L2224/48233 , H01L2224/48471 , H01L2224/48479 , H01L2224/49171 , H01L2224/49175 , H01L2224/49431 , H01L2224/49433 , H01L2224/73265 , H01L2224/85051 , H01L2224/85986 , H01L2924/00014 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01033 , H01L2924/01076 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/19041 , H01L2924/19105 , H01L2924/30105 , H01L2924/30107 , H01L2924/3011 , H01L2224/85186 , H01L2924/00 , H01L2924/00012 , H01L2924/00015 , H01L2224/4554
Abstract: 본 발명은 동시 스위칭 잡음에 따른 영향을 최소화하기 위하여 링 형태의 실리콘 디커플링 커패시터를 사용하는 집적회로 칩 패키지에 관한 것이다. 본 발명의 실리콘 디커플링 커패시터는 웨이퍼 제조 공정을 이용하여 제조하며 기존의 전력/접지 링의 위치에 배치한다. 따라서 패키지의 두께, 크기 증가 없이 패키지 내부에 배치할 수 있다. 실리콘 디커플링 커패시터는 여러 종류의 전력 핀들을 연결할 수 있고 기존의 전력/접지 링을 대체한다. 본 발명은 실리콘 디커플링 커패시터에 연결된 전기적 경로 전체를 줄일 수 있고, 실리콘 디커플링 커패시터에 연결된 본딩 와이어에 고유저항이 큰 재질을 사용하여 패키지의 공진 주파수 피크치를 완화시킨다.
실리콘 디커플링 커패시터(silicon decoupling capacitor), 전원/접지 링(power/ground ring), 동시 스위칭 잡음(simultaneous switching noise; SSN)-
公开(公告)号：KR100431655B1
公开(公告)日：2004-05-17
申请号：KR1020010051930
申请日：2001-08-28
Applicant: 삼성전자주식회사
IPC: H01L21/324
CPC classification number: H01L21/67103 , H05B3/28 , H05B2203/013 , H05B2203/017
Abstract: A heater assembly of a semiconductor device manufacturing apparatus minimizes a temperature difference between a peripheral portion and a central portion of the wafer being processed in the apparatus. The heater assembly includes a unitary resistive heating member in the form of a disc, heat blocks that divide the peripheral portion and central portion of the upper surface of the disc into respective heating sections, a support for supporting the heating member, and an electric power source for supplying electric current to the unitary heating member. The widths of the heating sections become greater towards the center of the heater, and thus the electrical resistance of the heater also increases in a direction towards the center of the heater. The power source for the heater includes a lead that extends from the bottom surface of the heater to a bottom portion of the heater support.
Abstract translation: 半导体器件制造设备的加热器组件使设备中正在处理的晶片的外围部分和中心部分之间的温差最小化。 加热器组件包括盘形式的整体电阻加热部件，将盘的上表面的周边部分和中心部分分成相应的加热部分的加热块，用于支撑加热部件的支撑件，以及电力 用于向整体式加热构件供应电流的源。 加热部分的宽度朝着加热器的中心变大，并且因此加热器的电阻也沿着朝向加热器的中心的方向增加。 用于加热器的电源包括从加热器的底表面延伸到加热器支撑件的底部的引线。
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公开(公告)号：KR1020030018290A
公开(公告)日：2003-03-06
申请号：KR1020010051930
申请日：2001-08-28
Applicant: 삼성전자주식회사
IPC: H01L21/324
CPC classification number: H01L21/67103 , H05B3/28 , H05B2203/013 , H05B2203/017
Abstract: PURPOSE: A heater assembly for heating a wafer is provided to reduce a thermal difference between a center part and a peripheral part of a wafer and enlarge an exchange period of a heater. CONSTITUTION: A heater assembly(900) is formed with a heater(100), a power supply portion(200), and a support plate(300). The heater(100) is installed at a lower portion of a susceptor(400) for supporting a wafer(500) in order to supply the heat to the susceptor(400). The support plate(300) is used for supporting the power supply portion(200) and the heater(100). An insulating member(110) is formed in the inside of the heater(100). An input terminal(120) and an output terminal are formed at a peripheral portion of the heater(100). The power supply portion(200) has a lead portion(220), a power connection portion(240), and a control portion. The support plate(300) is formed with an upper support portion(310) and a lower support portion(320).
Abstract translation: 目的：提供用于加热晶片的加热器组件，以减少晶片的中心部分和周边部分之间的热差，并扩大加热器的交换周期。 构成：加热器组件（900）形成有加热器（100），电源部分（200）和支撑板（300）。 加热器（100）安装在用于支撑晶片（500）的基座（400）的下部，以便将热量供应到基座（400）。 支撑板（300）用于支撑供电部分（200）和加热器（100）。 绝热构件（110）形成在加热器（100）的内部。 输入端子（120）和输出端子形成在加热器（100）的周边部分。 电源部分（200）具有引线部分（220），电源连接部分（240）和控制部分。 支撑板（300）形成有上支撑部分（310）和下支撑部分（320）。
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