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公开(公告)号：KR1019930017204A
公开(公告)日：1993-08-30
申请号：KR1019920000510
申请日：1992-01-15
Applicant: 삼성전자주식회사
Inventor： 송준의
Abstract: 본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 BiCMOS제조방법에 있어서 스페이서 형성시 바이폴라 트랜지스터의 베이스영역 손상을 방지할 목적으로, 제1도전형의 불순물이 확산되어 형성된 드레인 및 소오스, 게이트로 이루어진 하나의 MOS트랜지스터, 제2도전형의 불순물이 확산되어 형성된 드레인 및 소오스, 게이트로 이루어진 다른 하나의 MOS트랜지스터, 그리고 상기 제1도전형의 불순물이 확산된 영역의 사이에 제2도전형의 불순물이 확산된 영역이 존재ㅏ여 하나의 바이폴라 트랜지스터를 이루는 반도체장치의 제조방법에 있어서, 상기 드레인 및 소오스영역의 일부에 다른 농도의 불순물을 확산시키기 위해 상기 게이트영역의 측면부에 스페이서를 형성할 목적으로 웨이퍼 전면에 산화막을 증착하는 공정, 상기 바이폴라 트랜지스터의 이스 활성영역에만 포토리소 그래피공정에 의해 포토레지스트를 덮는 공정, 상기 결과물 전면에 비등방성식각을 습식식각에 의해 제거하는 공정, 그리고 상기 공정에 이어서 바이폴라 트랜지스터의 베이스, 에미터, 콜렉터전극, MOS트랜지스터의 게이트 드레인, 소오스전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 본 발명에 의하면, BiCMOS에 있어서의 MOS트랜지스터의 특성열화와 바이폴라 트랜지스터의 hFE선형특성을 개선할 수 있다.
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公开(公告)号：KR1020060075530A
公开(公告)日：2006-07-04
申请号：KR1020040114333
申请日：2004-12-28
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L21/8244
CPC classification number: H01L27/105 , H01L27/1052 , H01L27/11 , H01L27/1104 , H01L27/1116 , H01L27/115 , H01L27/11521 , H01L27/11546
Abstract: 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체 직접회로 소자들 및 그 제조방법들이 제공된다. 상기 소자들은 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직 회로 영역을 갖는 집적회로 기판을 구비한다. 상기 기판의 소정영역에 소자분리막이 제공된다. 상기 소자분리막은 상기 에스램 셀 영역, 상기 플래쉬 메모리 셀 영역 및 상기 로직 회로 영역 내에 각각 에스램 셀 활성영역, 플래쉬 메모리 셀 활성영역 및 로직 트랜지스터 활성영역을 한정한다. 상기 에스램 셀 활성영역의 상부를 가로지르도록 에스램 셀 게이트 패턴이 제공된다. 상기 에스램 셀 게이트 패턴은 차례로 적층된 메인 게이트 전극 및 더미 게이트 전극을 구비한다. 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르도록 플래쉬 메모리 셀 게이트 패턴이 제공된다. 상기 플래쉬 메모리 셀 게이트 패턴은 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 제어게이트 전극과 아울러서 상기 제어게이트 전극 및 상기 플래쉬 메모리 셀 활성영역 사이에 개재된 부유 게이트를 구비한다. 상기 로직 트랜지스터 활성영역의 상부를 가로지르도록 로직 게이트 패턴이 배치된다. 상기 로직 게이트 패턴 역시 차례로 적층된 메인 게이트 전극 및 더미 게이트 전극을 갖는다. 상기 반도체 집적회로 소자의 제조방법들 역시 제공된다.
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公开(公告)号：KR100301059B1
公开(公告)日：2001-11-01
申请号：KR1019990029284
申请日：1999-07-20
Applicant: 삼성전자주식회사
Inventor： 송준의
IPC: H01L27/11
CPC classification number: H01L27/11 , H01L27/1104 , Y10S257/904
Abstract: 본발명은완전씨모스에스램셀에관한것으로, 반도체기판에형성된제1 및제2 활성영역과, 제2 활성영역의제1 및제2 영역을가로지르는하나의워드라인(single wordline)과, 하나의워드라인과수직한방향으로배치되어서로평행하고, 각각이제1 및제2 활성영역을가로지르는제1 및제2 게이트전극과, 제1 게이트전극및 제2 게이트전극사이의제1 활성영역으로이루어진제1 공통소오스영역과전기적으로연결되고, 하나의워드라인과평행하게배치된전원선과, 제1 게이트전극및 제2 게이트전극사이의제2 활성영역으로이루어진제2 공통소오스영역과전기적으로연결되고, 하나의워드라인과평행하게배치된접지선과, 하나의워드라인과수직한방향으로배치되어서로평행한제1 및제2 비트라인을포함한다.
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Patent Agency Ranking
公开(公告)号：KR100155875B1
公开(公告)日：1998-10-15
申请号：KR1019950028487
申请日：1995-08-31
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/1104 , Y10S257/908 , Y10S257/909
Abstract: 본 발명은 단순화된 셀 구조와 그에 따른 고집적화가 가능한 에스 렘 셀에 관해 개시한다. 본 발명의 에스 렘 셀은 반도체기판, 상기 반도체기판 상에 형성된 N웰 및 P웰, 상기 N웰 및 P웰의 각 좌측에 형성된 제1 및 제3 활성영역의 수평부분을 지나고 상기 N웰의 우측에 형성된 제2 활성영역의 수평부분의 끝을 지나는 제1 게이트 도전층, 상기 제2 활성영역의 수평부분과 상기 P웰의 우측에 형성된 제4 활성영역의 수평부분을 지나고 상기 제3 활성영역의 수평부분과 수직부분이 만나는 부분의 일부를 지나는 제2 게이터 도전층, 상기 제3 및 제4 활성영역의 수직한 부분을 가로지르는 워드 라인, 상기 각 웰의 활성영역에 형성된 콘택, 상기 콘택을 연결하는 상호연결(inter-connection)라인, 상기 P웰에 형성된 Vss라인, 상기 셀 중앙을 세로로 지나는 비트라인 및 가장자리를 세로로 지나는 Vcc 라인을 구비하는 에스 렘 셀에 있어서, 상기 제1 게이트 도전층 은 상기 제1 및 제3 활성영역의 수평부분과 직각으로 연결되고, 상기 제2 게이트 도전층은 상기 제2 및 제4 활성영역의 수평부분과 직각으로 형성된다.
본 발명에 의하면, 에스 렘 셀의 제조과정에서 발생하는 3차원 효과를 제거할 수 있고 또한 셀 내의 각 라인간의 스페이서를 작게 할 수 있어 결과적으로 에스 렘 셀의 집적도를 높게 할 수 있다.-
公开(公告)号：KR1019970052362A
公开(公告)日：1997-07-29
申请号：KR1019950057043
申请日：1995-12-26
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 배선 공정에서 금속이 단락되는 문제점을 해결하기 위한 반도체 장치의 콘택홀(Contact hole) 형성 방법에 관한 것이다. 본 발명은 O
3 TEOS 절연막 표면에 불순물을 주입하여 데미지(DAMAGE)를 줌으로써 상기 O
3 TEOS 절연막내의 옥사이드(OXIDE)간 결합을 깨뜨리거나 약화시켜 등방성 식각시 포토 레지스트(PR) 패턴과 O
3 TEOS 절연막 계면에서의 식각율을 증가시켜, 보다 완만한 접촉 개구부 모양을 얻을 수 있고 결과적으로 후속 배선 공정에서 금속이 단락되는 문제점을 해결할 수 있다.-
公开(公告)号：KR1019970030386A
公开(公告)日：1997-06-26
申请号：KR1019950042630
申请日：1995-11-21
Applicant: 삼성전자주식회사
IPC: H01L21/288
Abstract: 완만한 콘택홀 모양을 갖는 반도체 장치의 콘택홀 형성방법에 관하여 개시한다. 본 발명은 반도체 기판에 하부 도전층을 형성하는 단계와, 상기 하부 도전층 상에 절연막을 형성하는 단계와, 상기 절연막이 형성된 기판의 전면에 불순물을 이온주입하여 불순물 영역을 형성하는 단계와, 상기 불순물 영역 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 절연막 및 상기 불순물 영역을 등방성 식각하는 단계와, 상기 등방성 식각된 절연막을 이방성 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법을 제공한다. 본 발명에 의하면, 등방성 식각시 절연막 상에 불순물을 영역을 형성하여 깊이방향 식각속도가 표면방향 식각속도보다 큰 절연막에서 포토레지스트 패턴과 절연막과의 계면의 식각속도를 증가시킴으로써 완만한 콘택홀 모양을 얻을 수 있다.
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公开(公告)号：KR1019970013332A
公开(公告)日：1997-03-29
申请号：KR1019950028487
申请日：1995-08-31
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 단순화된 셀 구조와 그에 따른 고집적화가 가능한 에스 렘 셀에 관해 개시한다. 본 발명의 에스 렘 셀은 반도체기판, 상기 반도체기판 상에 형성된 N웰 및 P웰, 상기 N웰 및 P웰의 각 좌측에 형성된 제1 및 제3 활성영역의 수평부분을 자나고 상기 N웰의 우측에 형성된 제2 활성영역의 수평부분의 끝을 지나는 제1 게이트 도전층, 상기 제2 활성영역의 수평부분과 상기 P웰의 우측에 형성된 제4 활성영역의 수평부분을 지나고 상기 제3 활성영역의 수평부분과 수직부분이 만나는 부분의 일부를 지나는 제2 게이트 도전층, 상기 제3 및 제4 활성영역의 수직한 부분을 가로지르는 워드 라인, 상기 각 웰의 활성영역에 형성된 콘택, 상기 콘택을 연결하는 상호연결(inter-connection)라인, 상기 P웰에 형성된 Vss라인, 상기 셀 중앙을 세로로 지나는 비트라인 및 가장자리를 세로로 지나는 Vcc라인을 구비하는 에스 렘 셀에 있어서, 상기 제1 게이트 도전층 상기 제1 및 제3 활성영역의 수평부분과 직각으로 연결되고, 상기 제2 게이트 도전층은 상기 제2 및 제4 활성영역의 수평부분과 직각으로 형성된다. 본 발명에 의하면, 에스 렘 셀의 제조 과정에서 발생하는 3차원 효과를 제거할 수 있고 또한 셀 내의 각 라인간의 스페이서를 작게 할 수 있어 결과적으로 에스 렘 셀의 집적도를 높게 할 수 있다.
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