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公开(公告)号：KR1020140115656A
公开(公告)日：2014-10-01
申请号：KR1020130030476
申请日：2013-03-21
Applicant: 삼성전자주식회사
CPC classification number: G06F3/041 , G06F3/04883 , G06F2203/04101 , G06F3/01 , G06F3/0488 , G06F3/14
Abstract: Various embodiments according to the present invention, in a method for controlling operation of an electronic device, comprise a process for sensing first input or second input depending on proximate distance of proximate input device about a display screen; a process for identifying input combination inputted at preset time intervals by including either the first input and the second input at least one time; and a process for performing preset function corresponding to the identifies input combination.
Abstract translation: 根据本发明的各种实施例，在用于控制电子设备的操作的方法中，包括用于根据邻近输入设备围绕显示屏幕的近距离来感测第一输入或第二输入的过程; 用于识别以预定时间间隔输入的输入组合的处理，包括至少一次包括第一输入和第二输入; 以及用于执行与所识别的输入组合相对应的预设功能的处理。
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公开(公告)号：KR1020120067525A
公开(公告)日：2012-06-26
申请号：KR1020100128972
申请日：2010-12-16
Applicant: 삼성전자주식회사
CPC classification number: H01L21/76898 , H01L21/7682 , H01L21/76831 , H01L23/3171 , H01L23/481 , H01L24/05 , H01L24/45 , H01L24/48 , H01L25/0657 , H01L25/18 , H01L2224/0401 , H01L2224/04042 , H01L2224/05009 , H01L2224/06181 , H01L2224/13022 , H01L2224/16146 , H01L2224/16225 , H01L2224/16227 , H01L2224/451 , H01L2224/48245 , H01L2224/48247 , H01L2225/0651 , H01L2225/06513 , H01L2225/06517 , H01L2225/06544 , H01L2225/06565 , H01L2924/00013 , H01L2924/01327 , H01L2224/13099 , H01L2224/05099 , H01L2224/13599 , H01L2224/05599 , H01L2224/29099 , H01L2224/29599 , H01L2924/00 , H01L2924/00014
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to minimize parasitic capacitance between a semiconductor substrate and a penetrating electrode by forming an insulating layer pattern including an air gap at the sidewall of an opening unit in which the penetrating electrode is formed. CONSTITUTION: A substrate(100) has a first side(100a) and a second side(100b). The second side is the opposite side of the first side. The substrate comprises on opening unit(108) extended to the inner side of the first side. An insulating layer pattern(114a) is formed at the sidewall of the inside the opening unit. The insulating layer pattern comprises a first insulating layer and a second insulating layer. An air gap(112a) is formed inside the insulating layer pattern. The opening unit is filled with a penetrating electrode(125). A metal wire(145) is electrically connected with the penetrating electrode.
Abstract translation: 目的：提供一种半导体器件及其制造方法，通过在形成有穿透电极的开口单元的侧壁处形成包括气隙的绝缘层图案来最小化半导体衬底和穿透电极之间的寄生电容。 构成：基板（100）具有第一侧（100a）和第二侧（100b）。 第二面是第一面的对面。 基板包括延伸到第一侧内侧的开口单元（108）上。 绝缘层图案（114a）形成在开口单元内部的侧壁处。 绝缘层图案包括第一绝缘层和第二绝缘层。 在绝缘层图案内部形成气隙（112a）。 打开单元填充有穿透电极（125）。 金属线（145）与穿透电极电连接。
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公开(公告)号：KR100629364B1
公开(公告)日：2006-09-29
申请号：KR1020040114333
申请日：2004-12-28
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L21/8244
CPC classification number: H01L27/105 , H01L27/1052 , H01L27/11 , H01L27/1104 , H01L27/1116 , H01L27/115 , H01L27/11521 , H01L27/11546
Abstract: 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체 직접회로 소자들이 제공된다. 상기 소자들은 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직 회로 영역을 갖는 집적회로 기판을 구비한다. 상기 에스램 셀 영역의 반도체 기판 상에 에스램 셀 게이트 패턴이 배치된다. 상기 에스램 셀 게이트 패턴은 차례로 적층된 메인 에스램 셀 게이트 전극 및 더미 에스램 셀 게이트 전극을 구비한다. 상기 플래쉬 메모리 셀 영역의 반도체 기판 상에 플래쉬 메모리 셀 게이트 패턴이 배치된다. 상기 플래쉬 메모리 셀 게이트 패턴은 차례로 적층된 부유 게이트 및 제어게이트 전극을 구비한다. 상기 로직 회로 영역의 반도체 기판 상에 로직 게이트 패턴이 배치된다. 상기 로직 게이트 패턴 역시 차례로 적층된 메인 로직 게이트 전극 및 더미 로직 게이트 전극을 갖는다. 상기 게이트 패턴들을 갖는 기판은 층간절연막으로 덮여진다. 상기 메인 에스램 셀 게이트 전극은 상기 층간절연막 및 더미 에스램 셀 게이트 전극을 관통하는 에스램 셀 국부배선에 전기적으로 접속되고, 상기 메인 로직 게이트 전극은 상기 층간절연막 및 더미 로직 게이트 전극을 관통하는 로직 게이트 배선에 전기적으로 접속된다. 상기 반도체 집적회로 소자의 제조방법들 역시 제공된다.
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Patent Agency Ranking
公开(公告)号：KR100450817B1
公开(公告)日：2004-10-01
申请号：KR1020020012158
申请日：2002-03-07
Applicant: 삼성전자주식회사
IPC: C12Q1/68
CPC classification number: C12Q1/6837 , C12Q2563/107 , C12Q2545/113
Abstract: A quality control method of a DNA microarray is provided which includes preparing a DNA spotting solution containing a first fluorescent dye having particular excitation and emission wavelengths, applying the DNA spotting solution to a substrate of a DNA chip to form DNA spots in which the first fluorescent dye is bound to the substrate, and detecting fluorescent signals from the DNA spots. In the DNA microarray quality control method, since a signal from a fluorescent dye covalently bound to the solid chip surface together with DNA probe is used for the quality control, staining and dye-removing processes, which were performed in conventional quality control methods, are unnecessary.
Abstract translation: 提供了DNA微阵列的质量控制方法，其包括制备含有具有特定激发和发射波长的第一荧光染料的DNA点样溶液，将DNA点样溶液应用于DNA芯片的底物以形成DNA点，其中第一荧光 染料结合到底物上，并检测来自DNA点的荧光信号。 在DNA微阵列质量控制方法中，由于使用来自与DNA探针共价结合到固体芯片表面的荧光染料的信号用于质量控制，因此在常规质量控制方法中进行的染色和染料去除过程是 不必要。 ＆lt;图像＆GT;
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公开(公告)号：KR1020030066001A
公开(公告)日：2003-08-09
申请号：KR1020020006134
申请日：2002-02-04
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method of forming contact in a semiconductor device is provided to improve contact filling and reduce seam's size in contact plug formation, and prevent a damage of a lower conductive layer by blocking plasma or chemical permeating through seam in the contact plug formation. CONSTITUTION: A portion of an insulation layer(30) to be contact hole is etched and a lower conductive layer(10) is exposed to form a contact hole. The first barrier layer(51) is formed in the contact hole. The first plug layer(61) is formed on the first barrier layer. The second barrier layer(71) is on the resultant structure. The second plug layer(81) is on it.
Abstract translation: 目的：提供一种在半导体器件中形成接触的方法，以改善接触填充并减少接触插塞形成中的接缝尺寸，并通过阻止等离子体或化学物质渗透通过接触插塞结构中的接缝来防止下导电层的损坏。 构成：蚀刻作为接触孔的绝缘层（30）的一部分，并且露出下导电层（10）以形成接触孔。 第一阻挡层（51）形成在接触孔中。 第一插塞层（61）形成在第一阻挡层上。 第二阻挡层（71）在所得结构上。 第二插头层（81）在其上。
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公开(公告)号：KR1020010026560A
公开(公告)日：2001-04-06
申请号：KR1019990037923
申请日：1999-09-07
Applicant: 삼성전자주식회사
Inventor： 김경희
IPC: G06K9/00
CPC classification number: G06K9/00422 , G06K9/6201
Abstract: PURPOSE: A Hangul stroke recognition method is provided to recognize the kind of a current stroke by referring to a stroke library at a current stroke branch point, and select an optimal combination stroke among a candidate stroke combination list so that it can make it possible for a user to instantly identify an input stroke, for example, in a PDA or a smart phone. CONSTITUTION: The method comprises steps of receiving continuous coordinate values input by a user with a stylus(S10), converting the input coordinate values into recognizable data by eliminating unnecessary input points to determine a shape of an input stroke(S20), identifying the kind of the currently input stroke by considering a stroke library at the current stroke branch point according to a Hangul syllabic combination rule, and determining if the identified stroke is included in a candidate stroke combination list(S30), selecting sequentially an optimal candidate stoke according to a stroke combination probability(S40), determining if the selected candidate stroke is recognized as a Hangul syllable(S50), displaying the stroke with prior recognized strokes if the selected candidate stroke is recognized as a Hangul syllable or storing the stroke at a memory unless the selected candidate stroke is recognized as a Hangul syllable(S60), and constructing and storing an estimated candidate stroke combination list for a next input stroke(S70).
Abstract translation: 目的：提供韩文笔迹识别方法，通过参考当前笔画分支点的笔画库来识别当前笔画的种类，并选择候选笔划组合列表中的最佳组合笔画，以便可以使 用户即时识别输入笔画，例如在PDA或智能手机中。 方法：该方法包括以下步骤：用触针接收用户输入的连续坐标值（S10），通过消除不必要的输入点来确定输入笔画的形状（S20），将输入的坐标值转换成可识别的数据（S20），识别种类 通过根据韩文音节组合规则考虑当前笔划分支点处的笔画库，并且确定所识别的笔划是否包括在候选笔划组合列表中（S30），依次选择最佳候选句子 笔划组合概率（S40），确定所选择的候选笔画是否被识别为韩文字母（S50），如果所选择的候选笔画被识别为韩文音节或将笔画存储在存储器上，则显示具有先前识别的笔画的笔画，除非 所选择的候选笔画被识别为韩文字母（S60），并构建和存储估计的坦率 用于下一个输入笔画的步行组合列表（S70）。
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公开(公告)号：KR1019990076389A
公开(公告)日：1999-10-15
申请号：KR1019980011316
申请日：1998-03-31
Applicant: 삼성전자주식회사
IPC: H01L23/28
Abstract: 반도체 칩의 본딩패드와 전기적으로 연결된 기판의 하부면에 솔더 볼이 연결된 BGA 패키지에 있어서, 솔더 볼의 기계적 강도를 증가시키기 위해 기판의 하부면에 버퍼층을 형성한다.
이와 같이 기판의 하부면에 버퍼층이 형성되면, 버퍼층이 솔더 볼의 기계적 강도를 보강하여 줌으로써, 기판과 솔더 볼의 열팽창률 차이에 의해서 솔더 볼의 계면에 집중된 열응력을 버퍼층이 감소시켜 솔더 볼의 계면에서 크랙이 발생되는 것을 방지할 수 있다.-
公开(公告)号：KR1019990017322A
公开(公告)日：1999-03-15
申请号：KR1019970040223
申请日：1997-08-22
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 본 발명은 패턴 형성 시 발생하는 디닝 효과와 스켈링 효과에 의한 패턴 신뢰성 저하 문제를 효과적으로 제거할 수 있는 반도체 소자 제조를 위한 마스크 패턴에 관한 것이다. 본 발명에 의한 마스크 패턴은 라인이나 바와 같이 연속적으로 곧게 뻗은 길이부에 적어도 한번 이상의 굴곡을 준 패턴을 포함한다.
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