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    패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
    22.
    发明公开
    패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법 无效
    用于形成图案的方法和使用其制造半导体器件的方法

    公开(公告)号：KR1020130011122A

    公开(公告)日：2013-01-30

    申请号：KR1020110072046

    申请日：2011-07-20

    Applicant: 삼성전자주식회사

    Inventor： 정수연 ,  김동권 ,  김명철 ,  김도형

    IPC: H01L21/027

    CPC classification number: H01L21/31144 ,  H01L21/76811 ,  H01L21/76816 ,  H01L21/0274

    Abstract: PURPOSE: A method for forming a pattern and a method for manufacturing a semiconductor device using the same are provided to improve productivity by omitting an additional lithography and etching process for forming a contact hole or via. CONSTITUTION: A first film is formed on an underlayer including a substrate(S100). A first mask pattern including a first pattern is formed on the first film(S110). A second mask pattern including a second pattern is formed on the first mask pattern(S120). A fourth pattern is formed in the third pattern of the first film and a fourth pattern of the first mask pattern(S130). [Reference numerals] (AA) Start; (BB) End; (S100) Forming a first layer on an underlayer including a substrate; (S110) Forming a first mask pattern including a first pattern; (S120) Forming a second mask pattern including a second pattern including a second area which is not overlapped with a first pattern and a first area which is overlapped with a first pattern; (S130) Forming a fourth pattern corresponding to a second area within a first mask pattern and a third pattern which exposes an upper surface of a lower layer corresponding to a first area within a first layer

    Abstract translation: 目的：提供用于形成图案的方法和使用其的半导体器件的制造方法，以通过省略用于形成接触孔或通孔的附加光刻和蚀刻工艺来提高生产率。 构成：在包括基板的底层上形成第一膜（S100）。 在第一胶片上形成包括第一图案的第一掩模图案（S110）。 在第一掩模图案上形成包括第二图案的第二掩模图案（S120）。 在第一胶片的第三图案和第一掩模图案的第四图案中形成第四图案（S130）。 （附图标记）（AA）开始; （BB）结束; （S100）在包括基板的底层上形成第一层; （S110）形成包括第一图案的第一掩模图案; （S120）形成包括第二图案的第二掩模图案，所述第二图案包括不与第一图案重叠的第二区域和与第一图案重叠的第一区域; （S130）形成对应于第一掩模图案内的第二区域的第四图案和暴露与第一层内的第一区域对应的下层的上表面的第三图案

    반도체 소자의 제조 방법
    23.
    发明公开
    반도체 소자의 제조 방법 有权
    制造半导体器件的方法

    公开(公告)号：KR1020120067712A

    公开(公告)日：2012-06-26

    申请号：KR1020100129263

    申请日：2010-12-16

    Applicant: 삼성전자주식회사

    Inventor： 정수연 ,  김명철 ,  김도형 ,  이도행 ,  조남면 ,  김인호

    IPC: H01L21/336 ,  H01L29/78 ,  H01L21/28

    CPC classification number: H01L27/088 ,  H01L21/28518 ,  H01L21/76897 ,  H01L29/45 ,  H01L29/49 ,  H01L29/66545

    Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to overcome alignment margin problems by forming a contact with self-aligned method by using a hard mask. CONSTITUTION: A first hard mask(153a) is formed on a gate structure. A spacer is formed at the side wall of the gate structure. A first contact hole(170a) is formed by partly etching a first inter layer dielectric by using the first hard mask as an etching mask. The first contact hole exposes the upper side of a substrate. A metal silicide pattern(159) is formed at the upper side of the substrate exposed by the first contact hole. A plug which is electrically connected with the metal silicide pattern is formed. A gate insulating layer is formed on the first inter layer dielectric and the spacer.

    Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过使用硬掩模与自对准方法形成接触来克服对准边缘问题。 构成：第一个硬掩模（153a）形成在栅极结构上。 在栅极结构的侧壁处形成间隔物。 通过使用第一硬掩模作为蚀刻掩模部分地蚀刻第一层间电介质来形成第一接触孔（170a）。 第一接触孔露出衬底的上侧。 在由第一接触孔露出的基板的上侧形成金属硅化物图案（159）。 形成与金属硅化物图案电连接的插头。 在第一层间电介质和间隔物上形成栅极绝缘层。

    제어 패킷 생성 방법 및 그 장치
    24.
    发明公开
    제어 패킷 생성 방법 및 그 장치 审中-实审
    用于生成控制包的方法和装置

    公开(公告)号：KR1020120036736A

    公开(公告)日：2012-04-18

    申请号：KR1020110071087

    申请日：2011-07-18

    Applicant: 삼성전자주식회사

    Inventor： 정수연 ,  권혁춘 ,  전해영 ,  김호동

    IPC: H04W76/02 ,  H04L27/26 ,  H04L29/08 ,  H04W24/10 ,  H04L12/26

    CPC classification number: H04W76/15 ,  H04L5/006 ,  H04L25/0204 ,  H04L27/2647 ,  H04L27/26 ,  H04L43/06 ,  H04L69/322 ,  H04W24/10

    Abstract: PURPOSE: A method and an apparatus for generating a control packet are provided to generate a control packet by using an apparatus having a plurality of MAC layers. CONSTITUTION: An apparatus for generating a control packet supports DTP(Dynamic Tone Pairing) which dynamically allocates the same data to two different tones using OFDM. DTP receiving setting information is generated(110). The DTP receiving setting information shows the information receiving status of the DTP for a plurality of links from the other apparatus having one or more MAC(media Access Control) layers connected through a plurality of MAC layers and at the plurality of links. A control packet including the DTP receiving setting information is generated(120).

    Abstract translation: 目的：提供一种用于生成控制分组的方法和装置，以通过使用具有多个MAC层的装置来生成控制分组。 构成：用于产生控制分组的装置支持使用OFDM动态地将相同数据分配给两个不同音调的DTP（动态音调配对）。 生成DTP接收设定信息（110）。 DTP接收设置信息显示来自具有通过多个MAC层连接的一个或多个MAC（媒体访问控制）层和多个链路的其他设备的多个链路的DTP的信息接收状态。 产生包括DTP接收设置信息的控制分组（120）。

    하드 마스크를 이용한 반도체 장치 및 그의 제조 방법
    25.
    发明公开
    하드 마스크를 이용한 반도체 장치 및 그의 제조 방법 无效
    使用硬掩模的半导体器件及其制造方法

    公开(公告)号：KR1020120033706A

    公开(公告)日：2012-04-09

    申请号：KR1020100095375

    申请日：2010-09-30

    Applicant: 삼성전자주식회사

    Inventor： 정수연 ,  이진욱 ,  김명철 ,  김용진

    IPC: H01L21/3205 ,  H01L21/768

    CPC classification number: H01L21/76829 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76802 ,  H01L21/76897 ,  H01L21/823475

    Abstract: PURPOSE: A semiconductor device which uses a hard mask and a manufacturing method thereof are provided to protect a metal gate electrode from an etching phenomenon by forming a hard mask which is overlapped with the metal gate electrode. CONSTITUTION: A metal gate electrode(11) is formed on a substrate(1). A gate spacer(17) is formed on both sides of the metal gate electrode. A first insulating layer(5) is arranged on both sides of the gate spacer. An etching stopping layer(21) is arranged on the metal gate electrode. A hard mask(41) is formed on the etching stopping layer. A second insulating layer(51) is arranged on the hard mask.

    Abstract translation: 目的：提供一种使用硬掩模的半导体器件及其制造方法，以通过形成与金属栅电极重叠的硬掩模来保护金属栅电极免受蚀刻现象的影响。 构成：在基板（1）上形成金属栅电极（11）。 栅极间隔物（17）形成在金属栅电极的两侧。 第一绝缘层（5）布置在栅极间隔物的两侧。 蚀刻停止层（21）设置在金属栅电极上。 在蚀刻停止层上形成硬掩模（41）。 第二绝缘层（51）布置在硬掩模上。

    제어 패킷 생성 방법 및 그 장치
    29.
    发明授权
    제어 패킷 생성 방법 및 그 장치 有权

    公开(公告)号：KR101906505B1

    公开(公告)日：2018-10-11

    申请号：KR1020110071087

    申请日：2011-07-18

    Applicant: 삼성전자주식회사

    Inventor： 정수연 ,  권혁춘 ,  전해영 ,  김호동

    IPC: H04W76/10 ,  H04L27/26 ,  H04L29/08 ,  H04W24/10 ,  H04L12/26

    CPC classification number: H04W76/15 ,  H04L5/006 ,  H04L25/0204 ,  H04L27/2647

    Abstract: 본발명의일 실시예는복수개의 MAC 계층을가진장치가직교주파수분할다중(OFDM) 변조방식하에서동일한데이터를상이한 2개의톤들(tones)에게동적으로할당하는동적톤 페어링(Dynamic Tone Pairing:DTP)을지원할때, 그복수개의 MAC 계층과복수개의링크를통해연결된적어도하나의 MAC 계층을가진다른장치로부터그 복수개의링크마다그 동적톤 페어링에대한정보를수신할것인지여부를나타내는 DTP 수신설정정보를생성하고, 그 DTP 수신설정정보를포함하는제어패킷을생성하는제어패킷생성방법을개시한다.

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