公开(公告)号：KR1020080092614A

公开(公告)日：2008-10-16

申请号：KR1020070036146

申请日：2007-04-12

Applicant: 삼성전자주식회사

Inventor： 홍현실 ,  강창진 ,  조남면 ,  차지훈 ,  배근희

IPC: H01L21/28 ,  H01L21/283

CPC classification number: H01L21/76877 ,  H01L21/02123 ,  H01L21/31111 ,  H01L21/76837 ,  H01L21/823475

Abstract: A method for manufacturing a semiconductor device is provided to simplify a manufacturing process for a contact plug of the semiconductor device and to reduce a manufacture cost by employing silicon carbide or silicon carbide oxide as a sacrificial dielectric. Lower structures(116) are formed on a semiconductor substrate(110). A sacrificial dielectric(126) is formed on the semiconductor substrate where the lower structures are formed. The sacrificial dielectric is patterned to form a contact hole that exposes a predetermined region of the semiconductor substrate. A contact plug(130) is formed to gap-fill the contact hole. The sacrificial dielectric is a compound including silicon and carbon. When the contact hole is formed, a mask pattern having an opening is formed in the sacrificial dielectric. The opening defines the contact hole. The sacrificial dielectric is patterned by using the mask pattern as an etch mask to form the contact hole. The mask pattern is selectively removed. The opening is formed in the sacrificial dielectric between the lower structures.

Abstract translation: 提供一种制造半导体器件的方法，以简化半导体器件的接触插塞的制造工艺，并且通过使用碳化硅或碳化硅作为牺牲电介质来降低制造成本。 下部结构（116）形成在半导体衬底（110）上。 牺牲电介质（126）形成在形成下部结构的半导体衬底上。 图案化牺牲电介质以形成暴露半导体衬底的预定区域的接触孔。 形成接触塞（130）以间隙填充接触孔。 牺牲电介质是包括硅和碳的化合物。 当形成接触孔时，在牺牲电介质中形成具有开口的掩模图案。 开口限定接触孔。 通过使用掩模图案作为蚀刻掩模来形成牺牲电介质以形成接触孔。 选择性地去除掩模图案。 开口形成在下部结构之间的牺牲电介质中。

公开(公告)号：KR1020090103612A

公开(公告)日：2009-10-01

申请号：KR1020080029329

申请日：2008-03-28

Applicant: 삼성전자주식회사

Inventor： 조남면 ,  송영훈 ,  김명철 ,  박영주 ,  이시용

IPC: H01L21/308

CPC classification number: H01L21/02118 ,  H01L21/02282 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/31058 ,  H01L21/312 ,  H01L21/32139 ,  H01L27/105 ,  H01L27/1052

Abstract: PURPOSE: A method for forming a fine pattern of a semiconductor device is provided to perform a low density pattern and a high density pattern on the same layer at the same time by progressing a pattern forming process at a high density pattern region and a pattern forming process at a low density pattern region. CONSTITUTION: A plurality of mold patterns(140a) is formed. A fine mask layer is formed on a first region and a second region on a substrate(100), and covers the mold pattern in the first region. A top hard mask pattern(160a) covers a part of the fine mask layer in the second region. The fine mask layer is etched in the first region and the second region after using the top hard mask pattern as an etching mask. A plurality of fine spacers(150a) composed of a first part of the fine mask layer is formed in the first region. A low density mask pattern(150b) composed of a second part of the fine mask layer is formed in the second region.

Abstract translation: 目的：提供一种用于形成半导体器件的精细图案的方法，通过在高密度图案区域和图案形成中进行图案形成处理，同时在同一层上执行低密度图案和高密度图案 在低密度图案区域处理。 构成：形成多个模具图案（140a）。 在基板（100）上的第一区域和第二区域上形成微细掩模层，并覆盖第一区域中的模具图案。 顶部硬掩模图案（160a）覆盖第二区域中的精细掩模层的一部分。 在使用顶部硬掩模图案作为蚀刻掩模之后，在第一区域和第二区域中蚀刻精细掩模层。 在第一区域中形成由精细掩模层的第一部分构成的多个细间隔物（150a）。 在第二区域中形成由精细掩模层的第二部分构成的低密度掩模图案（150b）。

公开(公告)号：KR101718794B1

公开(公告)日：2017-03-23

申请号：KR1020100129263

申请日：2010-12-16

Applicant: 삼성전자주식회사

Inventor： 정수연 ,  김명철 ,  김도형 ,  이도행 ,  조남면 ,  김인호

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/28

CPC classification number: H01L27/088 ,  H01L21/28518 ,  H01L21/76897 ,  H01L29/45 ,  H01L29/49 ,  H01L29/66545

Abstract: 기판상의제1 층간절연막을관통하며측벽에스페이서가형성된게이트구조물을형성한다. 게이트구조물상에제1 하드마스크를형성한다. 제1 하드마스크를식각마스크로사용하여제1 층간절연막을부분적으로식각함으로써, 기판상면을노출시키는제1 콘택홀을형성한다. 제1 콘택홀에의해노출된기판상면에금속실리사이드패턴을형성한다. 금속실리사이드패턴과전기적으로연결되는플러그를형성한다. 스페이서및 제1 하드마스크에의해금속실리사이드패턴및 플러그가자기정렬방식으로형성될수 있다.

Abstract translation: 栅极结构穿过衬底上的第一层间绝缘膜形成，并且在侧壁上形成有间隔物。 由此在栅极结构上形成第一硬掩模。 通过使用第一硬掩模作为蚀刻掩模对第一层间绝缘膜进行部分蚀刻来形成暴露出衬底的上表面的第一接触孔。 金属硅化物图案形成在由第一接触孔暴露的衬底的上表面上。 由此形成电连接到金属硅化物图案的插塞。 金属硅化物图案和插塞可以通过间隔物和第一硬掩模以自对准的方式形成。

公开(公告)号：KR1020120067712A

公开(公告)日：2012-06-26

申请号：KR1020100129263

申请日：2010-12-16

Applicant: 삼성전자주식회사

Inventor： 정수연 ,  김명철 ,  김도형 ,  이도행 ,  조남면 ,  김인호

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/28

CPC classification number: H01L27/088 ,  H01L21/28518 ,  H01L21/76897 ,  H01L29/45 ,  H01L29/49 ,  H01L29/66545

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to overcome alignment margin problems by forming a contact with self-aligned method by using a hard mask. CONSTITUTION: A first hard mask(153a) is formed on a gate structure. A spacer is formed at the side wall of the gate structure. A first contact hole(170a) is formed by partly etching a first inter layer dielectric by using the first hard mask as an etching mask. The first contact hole exposes the upper side of a substrate. A metal silicide pattern(159) is formed at the upper side of the substrate exposed by the first contact hole. A plug which is electrically connected with the metal silicide pattern is formed. A gate insulating layer is formed on the first inter layer dielectric and the spacer.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过使用硬掩模与自对准方法形成接触来克服对准边缘问题。 构成：第一个硬掩模（153a）形成在栅极结构上。 在栅极结构的侧壁处形成间隔物。 通过使用第一硬掩模作为蚀刻掩模部分地蚀刻第一层间电介质来形成第一接触孔（170a）。 第一接触孔露出衬底的上侧。 在由第一接触孔露出的基板的上侧形成金属硅化物图案（159）。 形成与金属硅化物图案电连接的插头。 在第一层间电介质和间隔物上形成栅极绝缘层。

公开(公告)号：KR1020070084833A

公开(公告)日：2007-08-27

申请号：KR1020060017100

申请日：2006-02-22

Applicant: 삼성전자주식회사

Inventor： 조남면 ,  조성일 ,  이철규 ,  배근희

IPC: H01L21/28

CPC classification number: H01L21/823475 ,  H01L21/76897 ,  H01L21/823468

Abstract: A method for forming a contact of a semiconductor device is provided to prevent throughput decrease and generation of short phenomenon between adjacent contacts by forming a contact hole having a second spacer on a preliminary contact hole. A conductive layer pattern(106) and a mask pattern(108) are laminated on a semiconductor substrate(100). A conductive structure including a first spacer(112) is formed sidewalls of the conductive layer pattern and the mask pattern. Silicon germanium covering the conductive structure is deposited on the semiconductor substrate to form a sacrificial layer. The sacrificial layer is partially etched to form a preliminary contact hole exposing the semiconductor substrate between the conductive structures. Thin films for a spacer are successively formed on the surfaces of the preliminary contact hole and the sacrificial layer. The thin film for spacer on the external sidewall of the preliminary contact hole is anisotropic-etched to form a contact hole(120) having a second spacer. A conductive material is gap-filled in the contact hole to form a contact. The sacrificial layer is then removed. An interlayer dielectric is formed on a part where the sacrificial layer is removed.

Abstract translation: 提供一种用于形成半导体器件的接触的方法，以通过在预接触孔上形成具有第二间隔物的接触孔来防止相邻触点之间的通过量减少和短暂现象的产生。 导电层图案（106）和掩模图案（108）层压在半导体衬底（100）上。 包括第一间隔物（112）的导电结构形成在导电层图案和掩模图案的侧壁上。 覆盖导电结构的硅锗沉积在半导体衬底上以形成牺牲层。 牺牲层被部分蚀刻以形成在导电结构之间暴露半导体衬底的预接触孔。 用于间隔物的薄膜依次形成在预接触孔和牺牲层的表面上。 在预接触孔的外侧壁上的用于间隔物的薄膜被各向异性蚀刻以形成具有第二间隔物的接触孔（120）。 导电材料在接触孔中间隙填充以形成接触。 然后去除牺牲层。 在去除牺牲层的部分上形成层间电介质。

公开(公告)号：KR1020040108222A

公开(公告)日：2004-12-23

申请号：KR1020030039128

申请日：2003-06-17

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  유차영 ,  조남면 ,  최정식 ,  오세훈 ,  박동균

IPC: H01L27/108

CPC classification number: H01L28/91

Abstract: PURPOSE: An MIM(Metal-Insulator-Metal) capacitor and a manufacturing method thereof are provided to form a lower electrode made of metal on a conventional polysilicon contact plug without the increase of contact resistance and leakage current by improving the structure and composition of the lower electrode. CONSTITUTION: An interlayer dielectric(110) is formed on a semiconductor substrate(100). A contact plug(120) made of polysilicon is formed in the interlayer dielectric. A lower electrode(200) is formed on the contact plug via a transition metal silicide layer(170). The lower electrode includes a bottom portion(B) for contacting electrically the contact plug and a sidewall portion(A) prolonged vertically from the bottom portion. A main frame of the lower electrode is a first nitride containing transition metal film(180). A transition metal film(160) and a second nitride containing transition metal film(155) are added to the sidewall portion, so that the thickness of the sidewall portion is larger than that of the bottom portion.

Abstract translation: 目的：提供一种MIM（金属 - 绝缘体 - 金属）电容器及其制造方法，以在常规多晶硅接触插塞上形成由金属制成的下电极，而不增加接触电阻和漏电流，通过改善其结构和组成 下电极。 构成：在半导体衬底（100）上形成层间电介质（110）。 在层间电介质中形成由多晶硅制成的接触插塞（120）。 经由过渡金属硅化物层（170）在接触塞上形成下电极（200）。 下部电极包括用于使接触塞电接触的底部（B）和从底部垂直延伸的侧壁部分（A）。 下电极的主框架是含有第一氮化物的过渡金属膜（180）。 过渡金属膜（160）和含有第二氮化物的过渡金属膜（155）被添加到侧壁部分，使得侧壁部分的厚度大于底部的厚度。

公开(公告)号：KR101448854B1

公开(公告)日：2014-10-14

申请号：KR1020080029329

申请日：2008-03-28

Applicant: 삼성전자주식회사

Inventor： 조남면 ,  송영훈 ,  김명철 ,  박영주 ,  이시용

IPC: H01L21/308

CPC classification number: H01L21/02118 ,  H01L21/02282 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/31058 ,  H01L21/312 ,  H01L21/32139 ,  H01L27/105 ,  H01L27/1052

Abstract: 포토리소그래피 공정에서의 해상 한계를 극복할 수 있는 미세 피치의 패턴을 구현하는 데 있어서, 동일한 기판상에 패턴 밀도 또는 패턴 폭이 서로 다른 다양한 크기 및 다양한 피치의 패턴들을 동시에 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공한다. 기판상의 고밀도 패턴 영역에만 제1 피치로 반복 배치되는 복수의 몰드 패턴을 형성한다. 고밀도 패턴 영역 및 저밀도 패턴 영역에 상기 몰드 패턴을 덮는 미세 마스크층을 형성한다. 저밀도 패턴 영역에만 상기 미세 마스크층의 일부를 덮는 상부 하드마스크 패턴을 형성한다. 상부 하드마스크 패턴을 식각 마스크로 하여 고밀도 패턴 영역 및 저밀도 패턴 영역에서 미세 마스크층을 식각하여, 고밀도 패턴 영역에는 복수의 미세 스페이서를 형성하고, 저밀도 패턴 영역에는 저밀도 마스크 패턴을 형성한다.
스페이서, 패턴 밀도, 탄소 함유막, 하드마스크

Abstract translation: 在实现细间距的图案，可以克服光刻工艺的分辨率的限制，能够在同一时间在相同的衬底的尺寸和不同间距的图案彼此形成图案密度或图案宽度各种其它的半导体元件 提供了一种形成精细图案的方法。 由此仅在衬底上的高密度图案区域中形成以第一间距重复布置的多个模型。 以形成覆盖在高密度图形区和低密度图形区的模具图案的精细掩模层。 低密度图案区域仅形成覆盖所述微掩膜层的一部分的顶部硬掩模图案。 并且作为蚀刻掩模来蚀刻在高密度精细图案区域的掩模层和低密度图形区，一个高密度图形区中以形成多个微细间隔物的顶部硬掩模图案，低密度图形区，以形成一个低密度掩模图案。

公开(公告)号：KR100688493B1

公开(公告)日：2007-03-02

申请号：KR1020030039128

申请日：2003-06-17

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  유차영 ,  조남면 ,  최정식 ,  오세훈 ,  박동균

IPC: H01L27/108

CPC classification number: H01L28/91

Abstract: 콘택 저항 및 누설 전류의 증대없이 기존의 폴리실리콘 콘택 플러그를 사용하면서, 하부 전극을 금속막으로 형성하는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 MIM 캐패시터는, 반도체 기판 상에 형성되는 층간 절연막과, 상기 층간 절연막의 소정 부분에 형성되는 폴리실리콘으로 된 콘택 플러그와, 상기 콘택 플러그와 전기적으로 연결되는 바닥부, 바닥부로부터 수직으로 연장되는 측벽부를 포함하는 실린더 형상의 하부 전극과, 상기 하부 전극의 바닥부와 콘택 플러그 사이에 개재되는 전이 금속 실리사이드막을 포함한다. 이때, 상기 측벽부 및 바닥부의 표면은 질소를 포함하는 전이 금속막으로 구성되고, 상기 측벽부의 두께가 바닥부의 두께보다 두껍게 형성된다.
MIM, 폴리실리콘 콘택 플러그, 전이 금속막, TiN, 실리사이드