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公开(公告)号：KR100157292B1
公开(公告)日：1999-02-18
申请号：KR1019950038741
申请日：1995-10-31
Applicant: 삼성전자주식회사
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야 : 본 발명은 비트라인에 스트레스전압을 인가하여 웨이퍼번인 테스트 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 : 반도체 메모리장치의 집적화가 가속화됨에 따라 메모리장치의 불량에서 비트라인쌍의 결함에 따른 불량률이 늘어나고 있으며, 이는 워드라인에 테스트전압을 인가하는 것만으로는 부족하다.
메모리셀의 액세스동작시 선택된 비트라인쌍의 디벨로프(develop)되고, 상기 디벨로프된 비트라인쌍에 인가되는 전압에 의해 인접하는 비트라인쌍의 영향을 받아 오동작을 수행할 개연성이 있게 된다.
이러한 비트라인쌍의 불량여부를 검색하여 수율을 높이는 것이 본 발명의 과제이다.
3. 발명의 해결방법의 요지 : 다수의 워드라인과 다수의 비트라인쌍사이에 접속된 복수개의 메모리셀과, 비트라인쌍사이에 접속되고 프리차아지상태에서 비트라인쌍을 프리차아지 및 등화시키는 프리차아지 및 등화회로와, 액티브상태에서 선택된 메모리셀과 접속된 비트라인쌍의 전압을 디벨로프하는 비트라인 센스앰프를 구비하는 반도체 메모리장치의 웨이퍼번인 테스트방법에 있어서, 제어신호를 출력하는 소정의 제1패드와, 상기 제1패드에서 출력되는 제어신호에 응답하여 소정의 제1테스트전압을 출력하는 제2패드를 구비하며, 소정의 테스트동작시 상기 제2패드에서 소정의 테스트전압을 상기 비트라인쌍으로 인가하여 비트라인쌍의 불량 및 비트라인쌍간의 영향을 검증함을 특징으로 하는 반도체 메모리장치의 웨이퍼번인 테스트방법을 제 공 함으로써 상기 비트라인쌍의 불량여부를 테스트하게 된다.
4. 발명의 중요한 용도 : 수율이 향상죈 반도체 메모리장치.-
公开(公告)号：KR1019980030360A
公开(公告)日：1998-07-25
申请号：KR1019960049746
申请日：1996-10-29
Applicant: 삼성전자주식회사
Inventor： 정우표
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 특정 셀의 저장된 데이타를 전송하는 다수개의 데이타 경로들과, 승압부를 가지며, 상기 데이타 경로들의 출력을 입력으로 하는 한개의 데이타 출력 버퍼 회로와, 상기 데이타 경로들 수 만큼의 수를 가지며 그 데이타 경로들의 출력과 상기 데이타 출력 버퍼 회로의 출력을 입력으로 하는 데이타 출력 드라이버 회로로 이루어지며, 데이타 경로 수 만큼의 데이타 출력 버퍼 회로의 수를 하나 또는 다수개로 줄여 전체적인 칩 면적의 축소를 구현할 수 있으며 또한, 데이타 출력 드라이버 회로는 데이타 출력 버퍼 회로로 부 터의 출력신호에 의해 미리 인에이블된 상태에서 데이타 경로의 정보를 입력 받음으로서 속도 향상을 기할 수 있는 효과가 있다.
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公开(公告)号：KR1019980016328A
公开(公告)日：1998-05-25
申请号：KR1019960035868
申请日：1996-08-27
Applicant: 삼성전자주식회사
Inventor： 정우표
IPC: G11C11/407
Abstract: 본 발명에 따른 반도체 메모리 장치의 데이터 출력버퍼 회로는, 풀업단에 게이트가 연결된 풀업 트랜지스터 및 풀다운단에 게이트가 연결되고 상기 풀업 트랜지스터의 소오스에 드레인이 연결된 풀다운 트랜지스터와, 메인 펌핑 캐패시터 및 상기 메인 펌핑 캐패시터의 입력측에 풀업 제어전압을 인가하는 풀업 게이트를 포함하며 상기 풀업단에 부스팅 전압레벨을 제공하는 부스팅회로부와, 상기 풀다운단에 풀다운 제어전압을 인가하는 풀다운 게이트와, 데이터 라인을 통해 인가되는 상보 데이터중 하나를 상기 풀업 게이트에 제공하고 다른 하나를 상기 풀다운 게이트에 제공하는 데이터 입력부와, 상기 데이터 입력부에 인가되는 상보 데이터의 레벨이 천이시 미리설정된 폭을 가지는 펄스를 상기 풀업 게이트 및 풀다운 게이트의 입력으로 제공하 여 상기 메인 펌핑 캐패시터의 입력측의 전압레벨이 프리차아지되도록 하는 프리차아지부를 가짐을 특징으로 한다.
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公开(公告)号：KR1020110004165A
公开(公告)日：2011-01-13
申请号：KR1020090061827
申请日：2009-07-07
Applicant: 삼성전자주식회사
CPC classification number: G11C11/406 , G11C11/40611 , G11C11/40618
Abstract: PURPOSE: A multi-channel semiconductor memory device, capable of reducing the refresh peak current, and a refresh method of the same are provided to control refresh operation timing not to enable memories to perform refresh operation at the same time, thereby reducing the peak current. CONSTITUTION: A channel common unit controls memories not to enable the memories to perform refresh operation about memory cells. If a refresh command is applied, a channel controllers(110~140) output a refresh mode signal to the channel common unit and perform refresh operation by responding to a refresh operation enable signal applied to the channel common unit. The channel controller activates the refresh operation enable signal during refresh operation and outputs a common refresh controller(210).
Abstract translation: 目的：提供能够降低刷新峰值电流的多通道半导体存储器件及其刷新方法，以控制不使存储器同时进行刷新操作的刷新操作定时，从而降低峰值电流 。 构成：通道公共单元控制存储器不使存储器执行关于存储单元的刷新操作。 如果应用刷新命令，则通道控制器（110〜140）向通道公共单元输出刷新模式信号，并通过响应施加到通道公共单元的刷新操作使能信号来执行刷新操作。 通道控制器在刷新操作期间激活刷新操作使能信号并输出公共刷新控制器（210）。
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公开(公告)号：KR1020100055237A
公开(公告)日：2010-05-26
申请号：KR1020080114214
申请日：2008-11-17
Applicant: 삼성전자주식회사
IPC: G11C11/406 , G11C11/4076
CPC classification number: G11C11/40626 , G11C7/04 , G11C7/1063 , G11C7/109 , G11C11/4096
Abstract: PURPOSE: A temperature sensing circuit of a semiconductor memory device is provided to reduce current consumption by preventing the change of a refresh cycle due to the repetitive renewal of temperature information. CONSTITUTION: A first input signal generator(500) outputs a first input signal which has high level during a uniform temperature period by decoding a thermometer code. A second input signal generator(600) outputs a second input signal which has high level during a temperature period which is greater than the first input signal by decoding the thermometer code. An exclusive OR gate outputs a result value of the exclusive OR operation about the first and the second input signal. A first latch(700) stores the first input signal for a constant time. A transmission gate(800) outputs the first input signal of the first latch in response to the result value of the exclusive OR gate. A second latch(900) stores the first input signal of the transmission gate. The second latch outputs the temperature information of the semiconductor memory device to an external memory controller and CPU.
Abstract translation: 目的：提供半导体存储器件的温度检测电路，以通过防止由于温度信息的重复更新引起的刷新周期的改变来减少电流消耗。 构成：第一输入信号发生器（500）通过解码温度计代码输出在均匀温度周期期间具有高电平的第一输入信号。 第二输入信号发生器（600）通过对温度计代码进行解码，在大于第一输入信号的温度周期期间输出具有高电平的第二输入信号。 异或门输出关于第一和第二输入信号的异或运算的结果值。 第一锁存器（700）将第一输入信号存储恒定时间。 传输门（800）响应异或门的结果值输出第一锁存器的第一输入信号。 第二锁存器（900）存储传输门的第一输入信号。 第二锁存器将半导体存储器件的温度信息输出到外部存储器控制器和CPU。
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Patent Agency Ranking
公开(公告)号：KR1020090103118A
公开(公告)日：2009-10-01
申请号：KR1020080028507
申请日：2008-03-27
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: G11C5/147 , G05F1/465 , G11C2207/2227
Abstract: PURPOSE: An internal voltage generation circuit is provided to prevent a rapid drop of an internal voltage when an excessive internal current is consumed by a load. CONSTITUTION: An internal voltage generation circuit includes a first voltage control part(101) and a second voltage control part(102). The first voltage control part compares a reference voltage with an internal voltage. The first voltage control part generates an internal voltage by driving a first external power voltage(VEXT1) in response to voltage difference of the reference voltage and the internal voltage. The second voltage control part compares the reference voltage with the internal voltage. The second voltage control part generates an internal voltage by driving a second external power voltage(VEXT2) in response to voltage difference of the reference voltage and the internal voltage. The second external power voltage is higher than the first external power voltage.
Abstract translation: 目的：提供内部电压产生电路，以防止负载消耗过多的内部电流时内部电压的快速下降。 构成：内部电压产生电路包括第一电压控制部分（101）和第二电压控制部分（102）。 第一电压控制部分将参考电压与内部电压进行比较。 第一电压控制部分响应于参考电压和内部电压的电压差驱动第一外部电源电压（VEXT1）来产生内部电压。 第二电压控制部分将参考电压与内部电压进行比较。 第二电压控制部分响应于参考电压和内部电压的电压差驱动第二外部电源电压（VEXT2）来产生内部电压。 第二外部电源电压高于第一外部电源电压。
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公开(公告)号：KR100528450B1
公开(公告)日：2006-02-10
申请号：KR1019970074211
申请日：1997-12-26
Applicant: 삼성전자주식회사
Inventor： 정우표
IPC: G11C11/413
Abstract: 본 발명에 따른 동기형 메모리 장치는 제 2 어드레스 카운터 및 비교 회로를 제공하며, 상기 제 2 어드레스 카운터는 버스트 길이의 최종 열 어드레스를 미리 래치한다. 그리고, 상기 비교 회로는 외부에서 입력된 열 어드레스를 초기치로하여 순차적으로 계수된 버스트 열 어드레스 및 상기 제 2 어드레스 카운터에 의해서 래치된 열 어드레스를 비교하여서 상기 두 어드레스가 일치할 때 비교 신호를 발생한다. 마지막으로, 상기 비교 신호를 입력받은 버스트 정지 신호 발생기는 버스트 정지 신호를 발생하여서 제 1 및 제 2 어드레스 카운터들을 비활성화 시키게 된다. 이로써, 매 클럭마다 카운터가 동작할 필요가 없게 되어서 전류 소모량을 감소시킬 수 있다.
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公开(公告)号：KR100532394B1
公开(公告)日：2006-01-27
申请号：KR1019980043695
申请日：1998-10-19
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 반도체 메모리를 위한 결함 복구 제어 장치 및 방법이 개시된다. 반도체 메모리를 위한 결함 복구 셀(들)을 제어하기 위한 이 장치는, 메모리를 셋 업하기 위한 셋 업 신호를 발생하는 신호 발생 수단과, 외부로부터 입력한 메모리를 위한 디코딩 어드레스들을 제1 제어 신호에 응답하여 제2 제어 신호로서 출력하는 제1 제어 수단 및 신호 발생 수단으로부터 입력한 셋 업 신호 및 셋 업 신호를 반전시켜 생성한 반전된 셋 업 신호를 반전 논리합하고, 반전 논리합한 결과를 제1 제어 신호로서 제1 제어 수단으로 출력하는 제2 제어 수단을 구비하고, 제1 제어 수단으로부터 발생되는 제2 제어 신호는 결함 복구 셀(들)을 제어하기 위한 어드레스를 인에이블시키는데 사용되는 것을 특징으로 한다.
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公开(公告)号：KR1019990034767A
公开(公告)日：1999-05-15
申请号：KR1019970056463
申请日：1997-10-30
Applicant: 삼성전자주식회사
Inventor： 정우표
IPC: G11C11/407
Abstract: 전력성 노이즈 발생을 감소시킬 수 있는 다이내믹 랜덤 억세스 메모리에 관해 기재하고 있다. 이는, 메모리 셀 어레이로 구성되고 복수개로 분할된 메모리 뱅크와, 외부 제어신호에 의해 인에이블 되는 내부전원전압 제어회로와, 상기 내부전원전압 제어회로의 출력을 입력하여 외부전원전압을 내부 셀 어레이 전원전압으로 발생시키고, 이를 모든 메모리 뱅크의 어레이 전원전압으로 사용하는 메인 내부전원전압 발생 수단과, 뱅크별로 하나씩 배치되고, 상기 내부전원전압 제어회로의 출력과 뱅크정보를 입력하여, 선택된 뱅크의 어레이 전원전압으로 사용하는 복수개의 보조 내부전원전압 발생 수단을 구비한다.
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公开(公告)号：KR100145859B1
公开(公告)日：1998-11-02
申请号：KR1019950010165
申请日：1995-04-27
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 반도체 컬럼선택수단을 구비하는 반도체 메모리에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
종래에는 상기 컬럼선택수단의 제어전압으로 내부전원전압과 같은 레벨을 사용하므로써 비트라인쌍에서 디벨로프된 데이타비트가 지닌 전압이 완전하게 입출력라인쌍으로 전달되지 못하여 전압마진의 손실이 있었고 전송데이타의 전송속도가 느린 단점이 있었다.
3. 발명의 해결방법의 요지 :
본 발명에서는 상기 컬럼선택수단의 제어전압으로 상기 내부전원전압을 승압하여 사용하므로서 전송데이타의 마진을 높이고 상기 전송데이타의 전송속도를 빠르게 할 수 있다.
4. 발명의 중요한 용도 :
본 발명에 의해 고속동작에 유리하고 전압마진의 손실이 없는 반도체 메모리가 구현된다.
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