公开(公告)号：WO2023059000A1

公开(公告)日：2023-04-13

申请号：PCT/KR2022/014747

申请日：2022-09-30

Applicant: 삼성전자주식회사

Inventor： 정재일 ,  박찬종 ,  반동하 ,  장준익

IPC: G06Q50/20 ,  G06F18/00 ,  G06F16/732 ,  G06F16/783 ,  G06F16/738 ,  G06T11/60

Abstract: 전자 장치를 이용한 학습 보조 방법이 개시된다. 상기 방법은 강의 자료를 수신하는 단계; 문서에 포함된 페이지들을 서로 구분하도록 학습된 제1 신경망을 이용하여, 강의 자료에 포함된 페이지들에 대응하는 제1 특징 벡터들을 생성하는 단계; 강의 자료에 기초한 강의 장면을 포함하는 입력 영상을 수신하는 단계; 제2 신경망을 이용하여, 강의 장면에 대응하는 제2 특징 벡터를 생성하는 단계; 및 제2 특징 벡터와 제1 특징 벡터들 사이의 유사도에 기초하여 강의 자료에 포함된 페이지들 중 강의 장면에 대응하는 페이지를 지시하는 출력 페이지 정보를 결정하는 단계를 포함할 수 있다.

公开(公告)号：WO2018186625A1

公开(公告)日：2018-10-11

申请号：PCT/KR2018/003734

申请日：2018-03-29

Applicant: 삼성전자주식회사

Inventor： 박찬종 ,  김지만 ,  양도준 ,  이현우

IPC: G08G1/01 ,  G06N99/00

CPC classification number: G06N99/00 ,  G08G1/01

Abstract: 전자 장치, 그의 경고 메시지 제공 방법 및 비일시적 컴퓨터 판독가능 기록매체가 제공된다. 본 개시는 딥러닝 등의 기계 학습 알고리즘을 활용하는 인공지능(AI) 시스템 및 그 응용에 관한 것이다. 본 개시의 일 실시 예에 따른 전자 장치는, 전자 장치의 현재 위치를 판단하는 위치 결정부, 사고 데이터 및 주행 상황을 수신하는 통신부, 경고 메시지를 출력하는 출력부 및 수신된 사고 데이터를 학습하여 복수의 사고 예측 모델을 구축하고, 판단된 현재 위치를 기초로 복수의 사고 예측 모델 중에서 적용할 사고 예측 모델을 선택하며, 선택된 사고 예측 모델을 이용하여 사고 발생 가능성을 판단하고, 판단된 사고 발생 가능성이 기설정된 값 이상이면 경고 메시지를 제공하도록 출력부를 제어하는 프로세서를 포함할 수 있다.

公开(公告)号：WO2020091253A1

公开(公告)日：2020-05-07

申请号：PCT/KR2019/013172

申请日：2019-10-08

Applicant: 삼성전자주식회사

Inventor： 김지만 ,  박찬종 ,  반동하

IPC: G06K9/62 ,  G06T3/40 ,  G06N3/08

Abstract: 전자 장치 및 전자 장치의 제어 방법이 개시된다. 구체적으로, 본 개시는 획득된 이미지를 학습된 인공 지능 모델에 입력하고, 이미지에 포함된 오브젝트의 상하위 개념에 따라 구분되는 복수의 계층 각각에 대응되며, 인공지능 모델에 포함되는 복수의 분류기 각각으로부터 이미지에 대한 정보를 획득하며, 획득된 이미지에 대한 정보를 바탕으로 인공지능 모델을 학습시키고, 학습된 이공지능 모델을 이용하여 이미지 인식을 수행하는 전자 장치 및 전자 장치의 제어 방법에 관한 것이다.

公开(公告)号：KR100604786B1

公开(公告)日：2006-07-26

申请号：KR1019990042333

申请日：1999-10-01

Applicant: 삼성전자주식회사

Inventor： 박찬종 ,  문병모 ,  송기환

IPC: G11C11/24

Abstract: 본 발명은 차동 커패시터의 작은 전압 차이도 감지할 수 있는 전위차 감지회로에 관한 것이다. 본 발명에 따른 전위차 감지회로는, 차동 커패시터를 일정 전압 레벨로 충전시키기 위한 차동 전압 펄스가 인가되고 일정시간 후, 인엑티브상태에서 액티브 상태로 전환되어, 상기 차동 커패시터의 전압 레벨을 감지하는 전압 감지부를 구비한다. 상기 전압 감지부는, 상기 제 1 커패시터에 접속되어 상기 제 1 커패시터의 전압 레벨을 입력받는 입력 단자, 상기 제 2 커패시터에 접속되는 출력 단자 및 상기 차동 전압 레벨을 감지하는 동작을 제어하기 위한 제 1 제어 신호 쌍을 입력받는 제어 단자 쌍을 구비하는 제 1 트라이-스테이트 버퍼 및 상기 제 2 커패시터에 접속되어 상기 제 2 커패시터의 전압 레벨을 입력받는 입력 단자, 상기 제 1 커패시터에 접속되는 출력 단자 및 상기 제 1 제어 신호 쌍을 입력받는 제어 단자 쌍을 구비하는 제 2 트라이-스테이트 버퍼를 구비한다.

公开(公告)号：KR100532394B1

公开(公告)日：2006-01-27

申请号：KR1019980043695

申请日：1998-10-19

Applicant: 삼성전자주식회사

Inventor： 정우표 ,  박찬종

IPC: G11C29/00

Abstract: 반도체 메모리를 위한 결함 복구 제어 장치 및 방법이 개시된다. 반도체 메모리를 위한 결함 복구 셀(들)을 제어하기 위한 이 장치는, 메모리를 셋 업하기 위한 셋 업 신호를 발생하는 신호 발생 수단과, 외부로부터 입력한 메모리를 위한 디코딩 어드레스들을 제1 제어 신호에 응답하여 제2 제어 신호로서 출력하는 제1 제어 수단 및 신호 발생 수단으로부터 입력한 셋 업 신호 및 셋 업 신호를 반전시켜 생성한 반전된 셋 업 신호를 반전 논리합하고, 반전 논리합한 결과를 제1 제어 신호로서 제1 제어 수단으로 출력하는 제2 제어 수단을 구비하고, 제1 제어 수단으로부터 발생되는 제2 제어 신호는 결함 복구 셀(들)을 제어하기 위한 어드레스를 인에이블시키는데 사용되는 것을 특징으로 한다.

公开(公告)号：KR100190080B1

公开(公告)日：1999-06-01

申请号：KR1019960034507

申请日：1996-08-20

Applicant: 삼성전자주식회사

Inventor： 장태성 ,  박찬종

IPC: G11C29/00 ,  G01R19/165 ,  G01R31/26 ,  H01L21/66

CPC classification number: G11C5/143 ,  G01R31/31701

Abstract: A method for detecting an overvoltage signal applied to a semiconductor memory device address pin reduces stress on the device and simplifies the testing process by dividing the voltage of the overvoltage signal and comparing it to a reference voltage, thereby generating a difference signal. The difference signal is buffered by a drive stage which generates a test mode output signal that places the memory device in a test mode. An overvoltage detection circuit for implementing this method includes a comparison signal generator having a resistive voltage divider for dividing the overvoltage signal and generating a comparison signal. A differential amplifier compares the comparison signal to a reference signal from a reference signal generator. The differential amplifier generates a difference signal which is coupled to a drive stage which generates a test mode output signal. The comparison signal generator, the differential amplifier, and the drive stage can be enabled in response to a test mode enable signal.

公开(公告)号：KR100158477B1

公开(公告)日：1999-02-01

申请号：KR1019940035780

申请日：1994-12-21

Applicant: 삼성전자주식회사

Inventor： 박찬종 ,  윤세승 ,  김병철

IPC: G11C5/14

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치에서 초기 전원의 불안정으로 인한 내부회로의 오동작 방지
3. 발명의 해결 방법의 요지
반도체 메모리장치에서 초기 전원의 불안정으로 인한 내부회로의 오동작을 방지하는 회로가, 외부 전원전압과 트리거링을 위한 일정전위의 기준전압을 입력하며 두 전압 차에 따른 비교 결과신호를 발생하는 차동증폭기와, 비교결과신호가 소정 전압 레벨이상일 시 트리거되어 전원검출신호를 활성화시키는 트리거회로로 구성된다.
4. 발명의 중요한 용도
반도체 메모리장치에서 초기 전원 불안으로 인한 발생될 수 있는 내부회로의 동작들을 전원전압이 안정된 상태에서 공급

公开(公告)号：KR1019970017646A

公开(公告)日：1997-04-30

申请号：KR1019950031524

申请日：1995-09-23

Applicant: 삼성전자주식회사

Inventor： 박찬종

IPC: G11C11/407

Abstract: 본 발명은 반도체 메모리 장치의 데이타 전송 회로에 관한 것으로, 특히 데이타 전송전압을 사용하지 않고 데이타 전송 라인의 전압 변동폭을 최소화하여 데이타를 고속으로 목적지까지 전송하는 데이타 전송회로에 관한 것이다. 상기의 데이타 전송회로는 데이타라인쌍으로 입력되는 데이타들이 제1논리를 갖을때 응답하여 상기 데이타전송라인쌍을 제1전압으로 프리차아지하고 상기 입력 데이타들이 배타적일때 응답하여 상기 데이타전송라인쌍중 하나의 데이타 전송라인의 임피던스를 가변하는 프리차아지수단과, 제1제어펄스의 활성화에 응답하여 상기 데이타전송라인쌍의 각 라인에 제2전원전압을 충전시키는 전하 충전수단과, 제2전원전압의 레벨로 프리차아지된 두개의 감지노드를 가지며 제2제어펄스의 활성화에 의해 상기 두 감지노드의 전위변화를 검출하여 상기 데이타전송라인쌍의 데이타를 디벨로프하는 데이타 검출수단과, 상기 데이타전송 라인쌍의 제1, 제2데이타전송라인과 상기 두개의 감지노드의 사이에 각각 채널이 접속되며 상기 제2제어펄스의 활성화에 응답하여 상기 채널을 형성하는 스위칭수단으로 구성된다.

公开(公告)号：KR1019950034254A

公开(公告)日：1995-12-26

申请号：KR1019950012692

申请日：1995-05-20

Applicant: 삼성전자주식회사

Inventor： 서동일 ,  정세진 ,  박찬종 ,  한대근

IPC: G11C7/00

Abstract: 본 발명은 특히 멀티입출력선으로 형성되는 칩아키텍쳐에 따라 구현되어 고대역폭을 달성하도록 하는 반도체 메모리장치 및 그 신호선배치방법에 도모하기 위한 것으로, 다수개의 메모리쎌을 저장하는 기준블럭과, 상기 기준블럭이 칩의 길이방향으로 다수개로 형성되어 이루어지는 단위어레이와. 상기 단위어레이가 상기 길이방향과 직각으로 되는 세로방향으로 다수개로 형성되어 이루어지는 서브어레이와, 상기 길이방향으로 신장되는 워드라인과, 상기 세로방향으로 신장되는 비트라인쌍과, 상기 서브어레이의 상부에 형성하되 상기 비트라인쌍방향으로 신장되며 비트라인쌍 다수개에 하나씩 대응접속되는 데이타입출력선쌍과, 상기 비트라인쌍과 데이타 입출력선쌍을 접속시키는 컴럼게이트와 ,상기 비트라인쌍방향으로 신장디며 상기 컬럼게이트를 제어하는 컬럼 선택선과, 상기 데이타입출력선쌍 다수개에 하나씩 대응접속되는 메인 데이타입출력선쌍과, 상기 다수개의 데이타입출력선쌍과 하나의 메인데이타입출력선쌍을 접속하는 멀티플렉서를 구비하여 상기 메인데이타입출력선쌍의 수만큼 각각의 단위어레이로부터 데이타를 액세 스하는 반도체메모리장치 및 그 신호선배치방법을 개시하고 있다.

公开(公告)号：KR1019950015041B1

公开(公告)日：1995-12-21

申请号：KR1019920022113

申请日：1992-11-23

Applicant: 삼성전자주식회사

Inventor： 박찬종

IPC: G11C29/00

CPC classification number: G11C29/808 ,  G11C29/781

Abstract: The row redundancy circuit in a semiconductor memory device comprises: a plurality of spare cell array blocks for replacing defected normal memory cells in normal cell array blocks by spare cells; a plurality of spare decoders respectively connected to the spare cell array blocks, for driving a word line connected to a specific spare cell in the spare cell array block if there occurs any defect in the word line connected to a normal memory cell in the normal cell array block; a plurality of fuse units respectively connected to the spare decoders, for programming a defected address if there occurs any defect in a normal memory cell; a plurality of block selecting units respectively connected to the output signals of the fuse units, for designating the position of the normal cell array block wherein a normal memory cell is defected; and a redundancy driving unit which is distanced from the normal cell array block by a predetermined distance and has an input connected to the output signals of the fuse units and an output connected to the block selecting units.

Abstract translation: 半导体存储器件中的行冗余电路包括：多个备用单元阵列块，用于通过备用单元替换正常单元阵列块中的缺陷正常存储单元; 分别连接到备用单元阵列块的多个备用解码器，用于驱动与备用单元阵列块中的特定备用单元相连的字线，如果在正常单元中连接到正常存储单元的字线中出现任何缺陷 阵列块 分别连接到备用解码器的多个熔丝单元，用于在正常存储单元中发生任何缺陷时对缺陷地址进行编程; 分别连接到熔丝单元的输出信号的多个块选择单元，用于指定正常存储单元被缺陷的正常单元阵列块的位置; 以及冗余驱动单元，其与正常单元阵列块相距预定距离，并且具有连接到保险丝单元的输出信号的输入和连接到块选择单元的输出。