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公开(公告)号：KR100287019B1
公开(公告)日：2001-04-16
申请号：KR1019980032774
申请日：1998-08-12
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 여기에 개시되는 반도체 메모리 장치는 메인 워드 라인들을 공유하는 복수 개의 메모리 블록들로 분할되며, 각각이 복수 개의 서브 워드 라인들, 상기 서브 워드 라인들과 교차하도록 배열된 복수 개의 비트 라인들, 그리고 상기 서브 워드 라인들 및 상기 비트 라인들의 교차 영역들에 배열된 메모리 셀들을 가진다. 상기 장치의 메모리 셀 블록들 각각에는, 복수 개의 블록 감지 증폭기 회로들이 연결된다. 게다가, 상기 반도체 메모리 장치는 상기 메모리 블록들 중 하나와 동일한 영역에 배열되며, 복수 개의 리던던트 메모리 셀들이 각각 연결된 복수 개의 리던던트 비트 라인들을 가지는 리던던트 메모리 블록을 포함한다. 상기 장치는 게다가 어드레스 버퍼 회로를 통해서 외부로부터 제공되는 행 및 열 어드레스 신호들에 의해서 어드레스되는 메모리 셀이 결함 셀일 때, 상기 열 어드레스 신호들에 응답해서 감지 증폭 제어 신호, 제 1 선택 신호 및 제 2 선택 신호들을 발생하는 리던던시 콘트롤러와, 상기 제 2 선택 신호들에 응답해서 상기 리던던트 열들 중 적어도 하나의 리던던트 열을 선택하는 리던던트 디코더 회로를 포함한다.
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公开(公告)号：KR100272672B1
公开(公告)日：2000-11-15
申请号：KR1019970081005
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: H03K19/0963 , H03K19/01721
Abstract: PURPOSE: A dynamic CMOS circuit is provided to secure regardless of a delay time for deciding the period of an input signal, the pulse width of the input signal and the pulse width of an output signal in a semiconductor device for which the operation of high speed is demanded. CONSTITUTION: The circuit includes first and second connection points, a precharging circuit, a path forming circuit, a discharging circuit, an output terminal(T2) and a self-reset circuit(100). The first connection point has a reference voltage. The second connection point is precharged with a precharging state having a precharging voltage by accepting a plurality of charges and precharged with a discharging state having a discharging voltage by outputting the plurality of charges. The precharging circuit is connected to the second connection point and supplies the plurality of charges to the connection point. The path forming circuit is connected to the second connection point and supplies a conduction path for the plurality of charges outputted from the connection point. The discharging circuit is connected between the path forming circuit and the reference connection point, accepts a logic signal and discharges the plurality of charges outputted from a precharge connection point through the conduction path of the path forming circuit according to the logic signal. The output terminal is connected to the second connection point through the first inverter. The self-reset circuit has a delay circuit(160) for deciding duration of the discharging state, discharges the output terminal through the second connection point and the inverter during the duration decided by the delay circuit when the logic signal is activated and then precharges the output terminal through the second connection point and the first inverter. The self-reset circuit makes so that the precharging operation for maintaining an operation standby state of the path forming circuit and corresponding to the latter is performed regardless of the delay time of the delay circuit before the logic signal is reactivated.
Abstract translation: 目的：提供动态CMOS电路，无论延迟时间如何，用于决定输入信号的周期，输入信号的脉冲宽度和高速运行的半导体器件中的输出信号的脉冲宽度 被要求。 构成：该电路包括第一和第二连接点，预充电电路，路径形成电路，放电电路，输出端子（T2）和自复位电路（100）。 第一个连接点具有参考电压。 第二连接点通过接收多个电荷而预充电具有预充电状态，并通过输出多个电荷而以具有放电电压的放电状态预充电。 预充电电路连接到第二连接点，并将多个电荷提供给连接点。 路径形成电路连接到第二连接点，并且为从连接点输出的多个电荷提供导电路径。 放电电路连接在路径形成电路和参考连接点之间，接受逻辑信号，并根据逻辑信号通过路径形成电路的导通路径从预充电连接点输出的多个电荷放电。 输出端子通过第一个反相器连接到第二个连接点。 自复位电路具有用于决定放电状态的持续时间的延迟电路（160），当逻辑信号被激活时，在由延迟电路决定的持续时间期间通过第二连接点和逆变器放电输出端子，然后预充电 输出端子通过第二连接点和第一反相器。 自复位电路使得在逻辑信号被重新激活之前，与延迟电路的延迟时间无关地执行用于保持路径形成电路的操作待机状态并与之相对应的预充电操作。
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公开(公告)号：KR100228529B1
公开(公告)日：1999-11-01
申请号：KR1019960069195
申请日：1996-12-20
Applicant: 삼성전자주식회사
Inventor： 정철민
IPC: G11C7/00
CPC classification number: H03K3/356113 , H03K17/102
Abstract: 반도체 메모리 장치에서 고속의 동작을 보장하고 전력의 소모를 최적화하기 위해 개선된 레벨 시프터가 개시된다. 그러한 스케일러블 레벨 시프터는 입력버퍼로서 기능하기 위해 셀프 리셋동작을 보유하는 스케일러블 레벨 시프터임을 특징으로 한다.
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公开(公告)号：KR100146532B1
公开(公告)日：1998-11-02
申请号：KR1019950013275
申请日：1995-05-25
Applicant: 삼성전자주식회사
IPC: G11C11/407
CPC classification number: G11C7/1057 , G11C7/065 , G11C7/1051 , G11C7/106 , H03K3/356026 , H03K3/356121
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치의 레벨 컨버터에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
전류를 소모를 감소시키고 고속동작이 가능한 정전 래치를 가지는 다이나믹 레벨 컨버터를 제공한다.
3. 발명의 해결방법의 요지
소오스가 공통 연결되며 센싱된 제1, 2센싱전압을 각각의 게이트로 수신하기 위한 제1도전형 트랜지스터 쌍과, 각각의 소오스가 접지에 공통연결되고 상기 트랜지스터 쌍의 각 드레인에 각기 연결된 드레인을 가지며 인가되는 제어클럭을 각 게이트로 공통수신하는 제2도전형 트랜지스터 쌍과, 미리 설정된 제1타임인터발 동안에 상기 제1, 2도전형 트랜지스터 쌍의 각각의 드레인 접속점에서 상기 제1, 2센싱전압에 대응되어 레벨 전환된 제1, 2출력전압을 제공하는 제1, 2출력노드를 포함하는 레벨 변환부와; 상기 제어클럭에 응답하여 전원전압을 상기 미리 설정된 제1타임인터발 동안에 상기 제1도전형 트랜지스터 쌍의 상기 소오스에 인가하는 제1도전형 제1트랜지스터와, 상기 제어클럭에 응답하여 상기 전원전압을 미리 설정된 제2타임인터발 동안에 제공하는 제1도전형 제2트랜지스터를 포함하는 블록킹 수단과; 상기 전원전압의 패싱에 의해 발생되는 전류소모를 감소시키고 고속의 동작을 얻기 위해, 상기 제2트랜지스터로부터 제공된 상기 전원전압에 응답하여 상기 제1, 2출력노드간에 나타나는 상기 제1, 2출력 전압간의 차를 상기 전원전압의 레벨과 실질적으로 동등하도록 상기 제2타임 인터발 동안에 부스팅하는 래치수단을 가진다.
4. 발명의 중요한 용도
동기형 반도체 메모리장치내의 센스앰프의 출력을 변환하는 레벨 컨버터로서 유효 적합하게 사용된다.-
公开(公告)号：KR100142957B1
公开(公告)日：1998-08-17
申请号：KR1019950000640
申请日：1995-01-16
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치에서 온도, 전압 및 공정 변화에 대해 항상 일정한 출력을 유지할 수 있는 기준전압을 발생함.
3. 발명의 해결 방법의 요지
반도체 메모리장치의 기준전압을 발생하는 회로가, 일정 레벨의 기준전압을 제1입력단자로 입력하고 출력신호를 부궤환하여 제2입력단자로 입력하는 증폭수단과, 증폭수단의 출력단에 병렬 연결되며 기준전압을 사용하는 회로의 저항들과 동일한 제질의 검출저항과, 증폭수단의 출력단에 병렬 연결되며 기준전압을 사용하는 회로의 트랜지스터와 동일한 재질의 검출트랜지스터를 구비하여, 온도, 전압 및 공정 변화에 기인되는 저항 및 트랜지스터의 변화에 따라 가변적으로 트래킹되는 기준전압을 발생함.
4. 발명의 중요한 용도
반도체 메모리장치에서 버퍼회로 및 스택 구조의 딜레이 체인의 기준전압으로 공급-
Patent Agency Ranking
公开(公告)号：KR100142155B1
公开(公告)日：1998-07-15
申请号：KR1019940030622
申请日：1994-11-21
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치에서 내부제어신호의 스피드를 조절함
3. 발명의 해결 방법의 요지
반도체 메모리장치에서 테스트모드 및 퓨즈커팅모드를 이용하여 내부제어신호의 스피드를 조절한다. 이를 위하여 먼저 테스트모드에서는 테스트모드의 패스워드 감지시 수신되는 스피드제어코드를 제1전달스피드제어코드로 발생하고, 제1전달스피드제어코드에 스피드제어전압을 발생하며, 스피드제어전압에 의해 내부제어신호의 스피드를 조절하여 출력하고, 스피드가 조절된 내부제어신호를 메모리쎌로 인가하여 테스트하며 테스트결과를 기록한다. 위와 같은 테스트모드의 동작은 전 스피드제어코드에 대하여 수행하며, 전체 스피드제어코드에 대한 테스트를 종료하면 최적의 스피드로 조절된 내부제어신호에 대한 스피드제어코드를 선택한다. 이후 퓨즈커팅모드에서는 퓨즈커팅모드의 패스워드 감지시 수신되는 최적의 스피드제어코드를 제2전달스피드제어코드를 발생하고, 제2전달스피드제어코드 수신시 대응되는 퓨즈가 커팅되어 내부제어신호의 스피드를 세트한다.
4. 발명의 중요한 용도
반도체 메모리장치에서 설계시 오차가 발생되는 내부제어신호를 별도의 회로변경없이 수정할 수 있음.-
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公开(公告)号：KR1019960035640A
公开(公告)日：1996-10-24
申请号：KR1019950007520
申请日：1995-03-31
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치의 버퍼회로에서 입력신호를 고속으로 출력시키면서, 소모전류를 효율적으로 줄임.
3. 발명의 해결 방법의 요지
반도체 메모리장치의 버퍼회로가, 제1전압과 전류제어노드에 연결되며 입력신호의 전압차를 증폭 출력하는 버퍼수단과, 상기 전류제어노드 및 제2전압 사이에 병렬 연결되는 제1전류제어통로 및 제2전류제어통로를 구비하며, 제1전류제어신호에 의해 상기 제1전류제어통로가 활성화되고 제2전류제어신호에 의해 제2전류제어통로가 활성화되는 전류제어수단을 구비하여, 상기 전류제어신호들의 상태에 따라 상기 버퍼수단의 출력 속도를 감소시키지 않으면서, 소모전류를 줄임.
4. 발명의 중요한 용도
반도체 메모리장치의 버퍼회로에서 클럭을 가변적으로 제어하여 입력 신호를 고속으로 출력시키면서 소모전류를 효율적으로 줄임.-
公开(公告)号：KR1019950010567B1
公开(公告)日：1995-09-19
申请号：KR1019920020208
申请日：1992-10-30
Applicant: 삼성전자주식회사
IPC: G11C7/06
CPC classification number: G11C7/1057 , G11C7/1048 , G11C7/1051
Abstract: The output circuit of a semiconductor device includes a couple of controllers having a logic gate whose input is connected to a chip enable signal, first and second node of equalized level, and a transistor controlled by the equalized level, whose channel is formed between the first and second nodes, and output of the logic gate, to uniformly output the equalized level in response to the threshold voltage of first and second output buffer.
Abstract translation: 半导体器件的输出电路包括一对具有逻辑门的控制器，逻辑门的输入连接到芯片使能信号，均衡电平的第一和第二节点以及由均衡电平控制的晶体管，其通道形成在第一 第二节点和逻辑门的输出，以响应于第一和第二输出缓冲器的阈值电压均匀地输出均衡电平。
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