-
公开(公告)号：KR1019990008846A
公开(公告)日：1999-02-05
申请号：KR1019970030985
申请日：1997-07-04
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 반도체 장치의 캐패시터 제조 방법이 개시되어 있다. 트랜지스터가 형성된 반도체 기판의 전면에 평탄화층을 형성한 후, 그 위에 식각 방지층, 제1 물질층 및 제2 물질층을 순차적으로 형성한다. 상기 제2 물질층, 제1 물질층, 식각 방지층 및 평탄화층을 식각하여 트랜지스터의 소오스 영역을 노출시키는 콘택홀을 형성한다. 결과물의 상부에 도전층을 증착하고 이를 패터닝하여 캐패시터의 스토리지 노드를 형성한다. 노출된 제2 물질층을 건식 식각한 후, 스토리지 노드 하부의 제1 물질층을 습식 식각으로 언더커트한다. 이어서, 상기 제2 물질층을 습식 식각으로 제거한다. 스토리지 노드의 하부에 존재하는 제1 물질층을 습식 식각으로 언더커트한 후에 상기 스토리지 노드와 상기 제1 물질층이 잔존하는 부위와의 계면에 제2 물질층이 존재함으로써, 후속의 유전막 형성 공정시 스토리지 노드의 산화를 억제하여 유전막의 파괴 전압 감소를 방지할 수 있다.
-
公开(公告)号：KR1019970053547A
公开(公告)日：1997-07-31
申请号：KR1019950059404
申请日：1995-12-27
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 반도체 기판내에 산화 공정을 실시하여 필드 산화막을 형성하고, 상기 반도체 기판상에 제1도전층, 절연막을 차례로 도포한 후, 패터닝하여 제1도전층을 형성하고, 그 측벽에 스페이서를 형성한 다음, 상기 반도체 기판상에 폴리 실리콘막을 도포하고 에치백 공정을 실시하여, 상기 폴리 실리콘막의 표면을 평탄화한 후, 소정의 식각 공정을 통하여 차후에 형성할 콘택 부위만을 남기고 패터닝하여 랜딩 패드를 형성하면, 랜딩 패드막인 폴리 실리콘막을 도포하고, 이를 에치백하여 줌으로써, 상부 및 하부의 반도체 패턴간을 안정적으로 접속하게 되고, 특히 64메가 DRAM(Dynamic Random Access Memory) 이상의 고집적 반도체에서의 반도체 품질을 향상시키고, 반도체 수율을 높힐 수 있게 된다.
-
-
-
公开(公告)号：KR1019930020573A
公开(公告)日：1993-10-20
申请号：KR1019921003409
申请日：1992-03-02
Applicant: 삼성전자주식회사
Inventor： 홍석우
IPC: H01L21/28
Abstract: 본 발명은 반도체 장치의 제조방법에 관한 것으로 특히, 실리사이드를 이용한 콘택홀 매몰방법에 있어서 도선접촉을 위해 콘택홀을 형성시킨 층간절연막상의 전면에 고융점 금속을 침적시키는 공정, 상기 고융점 금속위에 계속해서 다결정실리콘을 침적시키는 공정, 이어서 열처리에 의해 고융점 금속 실리사이드화하는 공정, 이어서 식각 공정으로 상기 적층침적막 들이 콘택홀 내부에만 잔류하게 하는 공정을 구비하여 이루어진 것을 특징으로 하며 상기 본 발명이 구성에 의하면 콘택홀 내부이 반도체 기판상에 형성되 고융점금속 실리사이드막에 의해 콘택저항이 감소하며, 적층침적된 막(고융점금속 실리사이드 막, 다결정실리콘막)으로 콘택홀이 매몰되어 금속배선의 단락 및 선폭감소를 방지하며, 또한 기공이 발생되지 않으므로 반도체 장치의 전기적 특성 및 제조공정상의 신뢰성을 크게 향상시킬 수 있다.
-
Patent Agency Ranking
-
-
公开(公告)号：KR101878719B1
公开(公告)日：2018-07-16
申请号：KR1020110061747
申请日：2011-06-24
Applicant: 삼성전자주식회사
Abstract: 광차폐장치와이의제조방법이개시된다. 광차폐장치는하부전극을포함하는베이스판(base plate), 베이스판상에형성된적어도하나의물질층(insulating layer), 베이스판의광 투과영역과상응되게배치되어있고상부전극을포함하는롤업블레이드(rollup blade), 및하부전극및 상부전극과전기적으로연결되어있는구동부(driving unit)를포함한다. 그리고광 차폐장치는롤업블레이드와물질층사이의점착을방지하기위한점착방지구조(sticking prevention structure)가구비되어있다. 점착방지구조는롤업블레이드자체의표면구조(거친표면또는울퉁불퉁한표면)를가리키거나또는롤업블레이드의외주면상에추가된점착방지층또는점착방지패턴일수 있다.
-
公开(公告)号：KR1020170091439A
公开(公告)日：2017-08-09
申请号：KR1020160012457
申请日：2016-02-01
Applicant: 삼성전자주식회사
IPC: H01L21/3213 , G02F1/1333 , G02F1/1335 , H01L21/027 , H01L21/268 , H01L21/18 , H01L21/324
CPC classification number: G02B5/1852 , B23K26/0006 , B23K26/0057 , B23K26/364 , B23K26/38 , B23K26/402 , B23K26/53 , B23K2201/40 , B23K2203/54 , B23K2203/56 , G02B5/18 , G02B5/3058 , G02B6/0038 , G02F1/133512 , G02F1/133528 , G02F1/133606 , G02F2001/133548 , G02F2001/133607 , G03F7/0002 , G03F7/0007
Abstract: 이음매(seam)를최소화한대면적의패턴구조체및 그제조방법이개시된다. 개시된패턴구조체는, 미세패턴들이형성된제 1 표면과제 1 표면의반대편인제 2 표면을갖는제 1 단위패턴구조체; 및미세패턴들이형성된제 1 표면과제 1 표면의반대편인제 2 표면을가지며, 상기제 1 단위패턴구조체와접합된제 2 단위패턴구조체;를포함할수 있다. 제 1 단위패턴구조체와제 2 단위패턴구조체는제 1 표면과제 2 표면사이의제 3 표면을통해서로접합되며, 제 3 표면은미세패턴들이형성되어있는제 1 표면이제 2 표면보다돌출된형태의단면프로파일을가질수 있다.
Abstract translation: 公开了一种具有面积最小化接缝的图案化结构及其制造方法。 所公开的图案结构包括：第一单元图案结构，具有与第一表面任务1的形成有精细图案的表面相对的磷面; 以及第二单元图案结构，其具有与第一表面任务1的表面相反的第二表面的表面，在第一表面上形成有精细图案并且结合到第一单元图案结构。 第一单元图案结构和第二单元图案结构通过第一表面工件2的表面之间的第三表面彼此结合，并且第三表面是形成精细图案的第一表面。 你可以有一个横截面轮廓。
-
公开(公告)号：KR101761818B1
公开(公告)日：2017-08-04
申请号：KR1020110084058
申请日：2011-08-23
Applicant: 삼성전자주식회사
Inventor： 홍석우
CPC classification number: B06B1/02 , B32B2457/14 , H01L23/481 , H01L24/81 , H01L41/047 , H01L2224/16145 , H01L2224/81805 , H01L2924/01322 , Y10T156/1056 , H01L2924/00
Abstract: 개시된전기음향변환기는복수개의전기음향변환기셀이형성된제1기판을포함하는제1웨이퍼및 제1웨이퍼의하부에마련되고, 복수개의웨이퍼관통비아(through wafer via)가형성된제2기판을포함하는제2웨이퍼를구비할수 있다. 그리고, 개시된전기음향변환기의제조방법은제1웨이퍼의제1기판에복수개의전기음향변환기셀을형성하는단계, 제2웨이퍼의제2기판에복수개의웨이퍼관통비아(through wafer via)를형성하는단계및 제1 및제2웨이퍼를접합(bonding)하는단계를포함할수 있다.
Abstract translation: 所公开的扬声器在所述第一晶片和包括具有多个电声转换器单元的第一基板中的第一晶片，和在第二基板上，其贯通所述多个晶片贯通孔的（通过经由晶片）的下部设置形成 可以提供第二晶片。 并且，以形成制造电声变换器的所公开的方法包括多个晶片贯通孔的（晶片通孔）的第二基板上形成多个电声变换器的细胞，所述第二晶片的第一晶片的第一基板 并粘合第一和第二片晶圆。
-
-
-
-
-
-
-
-
-
Search Results
125
records
(took 0.021 seconds)
