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公开(公告)号：KR102005337B1
公开(公告)日：2019-07-30
申请号：KR1020140002814
申请日：2014-01-09
Applicant: 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
IPC: G05F1/565
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公开(公告)号：KR101898164B1
公开(公告)日：2018-09-12
申请号：KR1020170019866
申请日：2017-02-14
Applicant: 연세대학교 산학협력단
IPC: G01R19/175 , H02M3/158 , H02M3/155
CPC classification number: Y02B70/1491
Abstract: 일실시예에따른일 실시예에따른오프셋제어에의한제로전류감지센서는부스트컨버터를구성하는반도체의스위치노드전압값과부하노드의전압값을비교하여, 상기스위치의온/오프동작시간을오프셋으로제어하는제어부및 상기오프셋으로상기스위치의온/오프동작을구동하는구동회로를포함한다.
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公开(公告)号：KR1020150117761A
公开(公告)日：2015-10-21
申请号：KR1020140043045
申请日：2014-04-10
Applicant: 연세대학교 산학협력단
CPC classification number: H03L7/0895 , H02M3/07 , H03L7/08
Abstract: 본발명은전하펌프및 위상동기루프에관한것으로, 본발명의실시예에따른전하펌프는, 제1 게이트에풀업(pull-up) 신호가인가되는제1 스위칭트랜지스터; 제2 게이트에풀다운(pull-down) 신호가인가되는제2 스위칭트랜지스터; 제1 전류미러를통해제1 스위칭트랜지스터에풀업전류를형성하는제1 전류소스트랜지스터; 및제2 전류미러를통해제2 스위칭트랜지스터에풀다운전류를형성하는제2 전류소스트랜지스터를포함하고, 제1 전류소스트랜지스터및 제2 전류소스트랜지스터의바디(body)에, 제1 스위칭트랜지스터와제2 스위칭트랜지스터의드레인또는소스사이에형성되는제어전압이인가된다.
Abstract translation: 本发明涉及电荷泵和锁相环。 根据本发明实施例的电荷泵包括：具有施加上拉信号的第一栅极的第一开关晶体管; 具有施加了下拉信号的第二栅极的第二开关晶体管; 第一电流源晶体管，其经由第一电流镜在所述第一开关晶体管处形成上拉电流; 以及第二电流源晶体管，其经由第二电流镜在所述第二开关晶体管处形成下拉电流，其中形成在所述第一开关晶体管的漏极或源极与所述第二开关晶体管之间的控制电压施加到所述主体 的第一电流源晶体管和第二电流源晶体管。
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公开(公告)号：KR1020150107150A
公开(公告)日：2015-09-23
申请号：KR1020140029623
申请日：2014-03-13
Applicant: 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
CPC classification number: H03L7/0812 , H03L7/0818 , H03L7/087 , H03L7/10
Abstract: 본 발명의 일 실시예에 의한 지연 고정 루프는 입력 신호와 출력 신호의 지연을 고정하는 지연 고정 루프로서, 입력된 신호를 지연하여 출력 신호를 출력하는 가변 지연부; 출력 신호를 지연하여 제 1 피드백 신호를 출력하는 지연 모델부; 입력 신호와 상기 제 1 피드백 신호의 위상차에 따라 가변 지연부의 지연량을 제어하는 제 1 위상 비교부; 추적 동작시 상기 입력 신호와 상기 제 1 피드백 신호에 따라 펄스 신호를 생성하는 펄스 생성부; 추적 동작시 가변 지연부의 출력 신호를 지연하여 제 2 피드백 신호를 생성하는 펄스 유지부; 추적 동작시 펄스 생성부에서 생성된 펄스 신호 또는 제 2 피드백 신호를 선택하여 가변 지연부의 입력 신호로서 제공하는 펄스 선택부; 및 추적 동작시 상기 펄스 선택부에서 선택된 신호와 출력 신호의 위상차에 따라 상기 가변 지연부의 지연량을 제어하는 지연 제어 신호를 생성하는 제 2 위상 비교부를 포함한다.
Abstract translation: 根据本发明的实施例的延迟锁定环是延迟锁定环，其固定输入信号和输出信号的延迟。 延迟锁定环路包括：延迟输入信号并输出输出信号的可变延迟部分; 延迟模型部分，其延迟输出信号并输出第一反馈信号; 第一相位比较部分，根据输入信号和第一反馈信号的相位差来控制可变延迟部分的延迟量; 脉冲发生部，其在跟踪操作中根据第一反馈信号和输入信号产生脉冲信号; 脉冲保持部，其在跟踪操作中延迟可变延迟部的输出信号，并生成第二反馈信号; 脉冲选择部，其在跟踪动作中选择在脉冲生成部生成的脉冲信号或第二反馈信号，并将其提供为可变延迟部的输入信号; 以及第二相位比较部，其生成延迟控制信号，该延迟控制信号根据输出信号的相位差和在跟踪操作中的脉冲选择部中选择的信号来控制可变延迟部的延迟量。
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公开(公告)号：KR101262322B1
公开(公告)日：2013-05-09
申请号：KR1020110141298
申请日：2011-12-23
Applicant: 연세대학교 산학협력단
CPC classification number: H03L7/00 , H03L7/0816 , H03L7/0818 , H03L7/087
Abstract: PURPOSE: A delay locked loop is provided to reduce the maximum static phase offset. CONSTITUTION: A delay locked loop includes a delay signal generation unit(100), a phase synthesis unit(200) and a phase detection unit(300). The delay signal generation unit delays a first delay signal having a first phase and a second delay signal having a second phase by delaying a reference signal based on a delay control signal. The phase synthesis unit generates a third signal having a third phase using the first delay signal and the second delay signal. The phase detection unit generates a control code by comparing the first, the second, and the third delay signals with the reference signal. [Reference numerals] (110) First fine delay line; (120) Second fine delay line; (200) Phase synthesis unit; (310) First detection unit; (320) Second detection unit; (330) Third detection unit; (400) Phase control signal generation unit; (500) Delay control signal generation unit; (600) First MUX; (700) Second MUX; (800) Coarse delay line
Abstract translation: 目的：提供延迟锁定环以减少最大静态相位偏移。 构成：延迟锁定环包括延迟信号生成单元（100），相位合成单元（200）和相位检测单元（300）。 延迟信号生成单元通过延迟基于延迟控制信号的参考信号来延迟具有第一相位的第一延迟信号和具有第二相位的第二延迟信号。 相位合成单元使用第一延迟信号和第二延迟信号产生具有第三相位的第三信号。 相位检测单元通过将第一，第二和第三延迟信号与参考信号进行比较来产生控制码。 （附图标记）（110）第一细延迟线; （120）第二细延时线; （200）相合成单元; （310）第一检测单元; （320）第二检测单元; （330）第三检测单元; （400）相位控制信号发生单元; （500）延时控制信号发生单元; （600）第一MUX; （700）第二MUX; （800）粗延时线
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Patent Agency Ranking
公开(公告)号：KR101208026B1
公开(公告)日：2012-12-04
申请号：KR1020110011142
申请日：2011-02-08
Applicant: 연세대학교 산학협력단
CPC classification number: H03K3/017
Abstract: 본발명은에지컴바이너의구조및 이를이용한주파수체배기, 주파수체배방법에관한것이다. 본발명의일실시예에따른에지컴바이너는 NMOS 패스게이트, 인버터및 차단 PMOS 트랜지스터로구성되는별도의제어부를이용하여차동캐스코드전압스위치로직의 PMOS 트랜지스터의턴오프(turn-off) 동작을제어함으로써, 고속동작이가능하게하여, 주파수체배기의성능을향상시킬수 있다.
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公开(公告)号：KR101202741B1
公开(公告)日：2012-11-20
申请号：KR1020100108682
申请日：2010-11-03
Applicant: 연세대학교 산학협력단
Abstract: 본 발명은 온도 감지 회로에 관한 것으로, 구체적으로 디지털 타입의 온도 감지 회로 및 그것의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 온도 감지 회로는 복수의 논리 게이트들을 이용하여 펄스 신호를 발생하되, 복수의 논리 게이트들 각각의 입력 및 출력 신호들 사이의 시간 지연에 따라 펄스 신호를 발생하는 펄스 발생부, 기준 신호 및 펄스 신호를 비교하고, 비교 결과에 따라 이용되는 복수의 논리 게이트들의 개수를 조절하는 제어부, 및 이용되는 복수의 논리 게이트들의 개수에 기반하여 온도를 계산하는 온도 계산부를 포함한다.
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公开(公告)号：KR101183166B1
公开(公告)日：2012-09-17
申请号：KR1020110011049
申请日：2011-02-08
Applicant: 연세대학교 산학협력단
IPC: H03L7/081 , G01R31/3183 , G01R31/26 , H01L21/66
Abstract: 본 발명은 위상지연신호생성기, 이를 포함하는 칩테스트용 장비 및 위상지연신호생성방법에 관한 발명으로서 위상지연신호생성기는 정수지연생성기와 엣지버니어를 포함하되, 상기 엣지버니어는 레퍼런스 신호를 생성하는 디지털제어진동기, 상기 디지털제어진동기를 제어하는 제어기, 상기 디지털제어진동기에 의해서 생성된 레퍼런스신호에 상기 정수지연생성기로부터 입력되는 입력신호를 락킹시켜 복수개의 단일위상지연신호를 생성하는 복수개의 단일위상생성기 및 상기 복수개의 단일위상지연신호 중 특정신호를 선택하여 선형위상지연셀에 전달하는 멀티플렉서를 포함하며, 위상지연신호생성방법은 입력신호를 제어기에 입력하는 단계, 입력신호를 전송받은 디지털제어진동기가 레퍼런스신호를 생성하여 상기 제어기에 전송하는 단계, 상기 제어기는 선형위상지연셀 내에서 PVT 베리에이션을 제거하기 위한 컨트롤 코드를 생성하고, 상기 입력신호와 레퍼런스 신호를 단일위상생성기에 전송하는 단계, 상기 단일위상생성기가 상기 입력신호의 k(k≥1의 자연수)번째 엣지와 상기 레퍼런스신호의 k(k≥1의 자연수)번째 엣지를 일치시켜 단일위상지연신호를 생성하는 단계, 상기 단일위상생성기와 연결되고 딜레이 코드가 입력된 멀티플렉서(MUX)에서 복수개의 단일위상지연신호 중 한 개의 신호를 추출하는 단계 및 상기 추출된 한 개의 단일위상지연신호를 선형위상지연셀에 전송하여 위상지연신호를 생성하는 단계를 포함한다. 본 발명에 의해서 디지털 기반의 다중위상지연신호를 생성할 수 있도록 하며, PVT 베리에이션을 제거한 위상지연신호를 생성할 수 있다.
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公开(公告)号：KR101140141B1
公开(公告)日：2012-05-02
申请号：KR1020090135143
申请日：2009-12-31
Applicant: 연세대학교 산학협력단
IPC: G11C8/00 , G11C11/407 , G11C7/10 , G11C8/10
Abstract: PURPOSE: A phase detecting device is provided to obtain a wide phase sensing range regardless of a duty cycle by using an analog phase detector. CONSTITUTION: A phase detecting device(110) comprises an analog phase detecting unit(111), a latch circuit(112), and a decoder(113). The latch circuit is connected to the analog phase detector and retains data from the analog phase detecting unit. The decoder decodes data from the latch circuit. The analog phase detecting unit receives a first clock signal and a second clock signal and generates a third clock synchronized with the rising edge of a first clock signal and a fourth clock signal synchronized with the rising edge of the second clock signal.
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