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公开(公告)号：KR100896432B1
公开(公告)日：2009-05-12
申请号：KR1020050129813
申请日：2005-12-26
Applicant: 전자부품연구원
IPC: H01L27/146
Abstract: 본 발명은 에스오아이 기판을 이용한 이미지 센서 및 그 제조 방법에 관한 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 에스오아이 이미지 센서는 에스오아이 기판상에 형성되어 빛을 전기신호로 변환하기 위한 게이트 바디 연결형 MOSFET 구조의 수광소자로 이루어진 수광 픽셀부 및 상기 수광 픽셀부와 인접하고, 상기 에스오아이 기판의 매몰 산화층을 제거한 영역에 형성되어 상기 수광 픽셀부로부터 받은 전기신호를 디지털 신호로 변화하여 처리하는 신호처리부; 및 상기 수광 픽셀부와 상기 신호처리부에 형성된 소자분리막을 포함할 수 있다.
또한, 본 발명의 에스오아이 이미지 센서의 제조 방법은 신호처리부가 형성될 영역에 에스오아이 기판의 실리콘 기판 및 매몰 산화층을 선택적으로 식각하여 하부 실리콘을 노출하는 단계; 상부 실리콘 및 하부 실리콘에 소자분리막을 형성하는 단계; 상기 상부 실리콘 및 하부 실리콘 상에 게이트 산화막 및 게이트 전극을 증착하는 단계; 상기 증착된 게이트 산화막 및 게이트 전극을 패턴닝 하는 단계; 및 소스/드레인 영역을 형성하는 단계 를 포함할 수 있다.
따라서, 본 발명에 따라 제조된 이미지 센서는 에스오아이 수광소자의 고반응성, 고속, 저전력 특성을 살려 빛을 전기적 신호로 바꿀수 있고 나머지 부분은 실리콘 소자의 우수한 신뢰성을 바탕으로 동작특성 및 신뢰성이 우수한 이미지 센서를 제조할 수 있다는 효과가 있다.
에스오아이, 이미지 센서-
公开(公告)号：KR101154870B1
公开(公告)日：2012-06-18
申请号：KR1020100135766
申请日：2010-12-27
Applicant: 전자부품연구원
IPC: H01L29/778
CPC classification number: H01L29/7783 , H01L29/454 , H01L29/66462
Abstract: PURPOSE: A nitride type semiconductor device and a manufacturing method thereof are provided to maintain distance between a source electrode and a drain electrode by forming an ohmic junction by using second ohmic metal of an aluminum group and improving surface roughness of the ohmic junction. CONSTITUTION: Nitride system epi layers(20-40) are formed on a base substrate(10). A source electrode(61) is formed on the nitride system epi layers. A drain electrode(63) separated from the source electrode is formed on the nitride system epi layers. The source electrode and the drain electrode comprise a first ohmic junction(55) and a second ohmic junction(59). The second ohmic junction covers a part of the first ohmic junction. A gate electrode is formed between the source electrode and the drain electrode.
Abstract translation: 目的：提供一种氮化物型半导体器件及其制造方法，以通过使用铝基的第二欧姆金属形成欧姆结并改善欧姆结的表面粗糙度来保持源极和漏电极之间的距离。 构成：在基底（10）上形成氮化物系外延层（20-40）。 在氮化物系epi层上形成源极（61）。 在氮化物系表面层上形成与源电极分离的漏电极（63）。 源电极和漏电极包括第一欧姆结（55）和第二欧姆结（59）。 第二欧姆结覆盖第一欧姆结的一部分。 在源电极和漏电极之间形成栅电极。
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公开(公告)号：KR101050228B1
公开(公告)日：2011-07-19
申请号：KR1020090091352
申请日：2009-09-25
Applicant: 전자부품연구원
IPC: H01L29/40
Abstract: 본 발명은 질화물 반도체 소자 및 이의 형성 방법에 관한 것으로, 이러한 본 발명은, 버퍼층, 2DEG층 및 장벽층이 형성된 기판; 상기 기판의 활성 영역에 형성되는 소스, 드레인 게이트 전극; 및 상기 활성 영역 주변으로 상기 버퍼층에 접촉되도록 형성되는 바디 전극을 포함하는 것을 특징으로 하는 질화물 반도체 소자와 이의 형성 방법을 제공한다. 이때 바디 전극은 활성 영역을 감싸는 형태로 형성되기 때문에, 핫 캐리어(hot carrier)를 효과적으로 제거할 수 있다.
2DEG, 버퍼층, 핫 캐리어, 바디 전극Abstract translation: 本发明涉及一种氮化物半导体器件和其形成方法而言，本发明是具有缓冲层，2DEG层和阻挡层的基底; 形成在衬底的有源区中的源极和漏极栅电极; 以及形成为与有源区周围的缓冲层接触的主体电极以及形成氮化物半导体器件的方法。 此时，由于主体电极形成为围绕有源区域，因此可以有效地去除热载体。
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公开(公告)号：KR1020110033742A
公开(公告)日：2011-03-31
申请号：KR1020090091351
申请日：2009-09-25
Applicant: 전자부품연구원
Abstract: PURPOSE: A nitride metal structure and a manufacturing method of the same are provide to suppress the deformation in the surface of an ohmic metal after a heat treatment under high temperature, thereby being operated as a mask align key. CONSTITUTION: In a nitride metal structure and a manufacturing method of the same, an epi layer(100) is formed on a substrate(1). A first metal layer(210), a second metal layer(220), and an anti oxidation layer(230) are laminated to form a mask align key electrode. The first metal layer, second metal layer, and the anti oxidation layer are formed by using a metal deposition method. First and the second metal layers, the anti oxidation layer, and low resistance film are laminated to the ohmic electrode having low resistance. The anti oxidation layer is formed by one of Ni, Ti, Pt, Pd, Cr, Mo, and Ta.
Abstract translation: 目的：提供一种氮化物金属结构及其制造方法，以在高温下进行热处理之后抑制欧姆金属表面的变形，从而作为掩模对准键进行操作。 构成：在氮化物金属结构体及其制造方法中，在基板（1）上形成外延层（100）。 层叠第一金属层（210），第二金属层（220）和抗氧化层（230）以形成掩模对准键电极。 通过使用金属沉积法形成第一金属层，第二金属层和抗氧化层。 第一和第二金属层，抗氧化层和低电阻膜层压到具有低电阻的欧姆电极。 抗氧化层由Ni，Ti，Pt，Pd，Cr，Mo和Ta中的一种形成。
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公开(公告)号：KR101015787B1
公开(公告)日：2011-02-18
申请号：KR1020090016048
申请日：2009-02-25
Applicant: 전자부품연구원
IPC: H01L29/778
Abstract: 본 발명은 방열 구조를 갖는 트랜지스터 및 그의 제조 방법에 관한 것으로, 전극이 형성된 영역에서 발생되는 열을 외부로 효과적으로 방출시켜 양호한 소자 특성을 유지하기 위한 것이다. 본 발명에 따르면, 기판의 전면에 다층의 질화물층이 형성되고, 다층의 질화물층 위에 소스 전극, 게이트 전극 및 드레인 전극이 형성된다. 그리고 방열 구조는 기판의 후면에 복수의 전극이 형성된 영역을 포함하도록 안쪽으로 방열홈이 형성되고, 그 방열홈의 내측면에 형성된 방열층을 구비한다. 따라서 복수의 전극이 형성된 영역 아래에 방열홈을 형성하여 전극이 형성된 영역과 외부와의 거리를 줄임으로써, 전극이 형성된 영역에서 발생되는 열의 이동 경로를 최소화하여 발생된 열을 외부로 신속하게 배출시킬 수 있다. 그리고 방열홈에는 열전도성이 양호한 방열층이 형성되기 때문에, 전극이 형성된 영역에서 발생되는 열을 외부로 더욱 신속하게 배출시키기 때문에, 본 발명에 따른 트랜지스터는 양호한 소자 특성을 유지할 수 있다.
방열, 트랜지스터, HEMT, 활성 영역, 질화물-
Patent Agency Ranking
公开(公告)号：KR101001222B1
公开(公告)日：2010-12-15
申请号：KR1020080094163
申请日：2008-09-25
Applicant: 전자부품연구원
IPC: H01L27/02 , H01L29/417
Abstract: 본 발명은 고전자 이동도 트랜지스터 및 그 제조방법에 관한 것으로, 보다 자세하게는 게이트 전극 하부에 AlGaN층을 두껍게 형성하여 게이트 전극 하부에 형성된 채널에만 2DEG층이 형성되지 않도록 함으로써, 소자의 노멀 오프 상태를 구현하는 스위치용 고전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
본 발명의 스위치용 고전자 이동도 트랜지스터는 기판 상부에 형성되고, 불연속적으로 존재하는 2DEG층을 포함하는 버퍼층; 상기 버퍼층 상부에 형성되고, Al
x Ga
1-x N으로 이루어진 장벽층; 상기 장벽층 상부에 형성되고, Al
x Ga
1-x N 및 Al
y Ga
1-y N 중 어느 하나로 이루어진 재성장층; 상기 재성장층이 형성된 영역을 제외한 상기 장벽층 상부에 형성된 패시베이션층; 상기 재성장층 상부에 형성된 게이트 전극; 및 상기 게이트 전극의 양측에 형성된 소스 전극과 드레인 전극을 포함함에 기술적 특징이 있다.
고전자 이동도 트랜지스터, HEMT, 스위치, 노멀 오프-
公开(公告)号：KR1020100034919A
公开(公告)日：2010-04-02
申请号：KR1020080094163
申请日：2008-09-25
Applicant: 전자부품연구원
IPC: H01L27/02 , H01L29/417
Abstract: PURPOSE: It localizes, as to the high electron movement for the switch, transistor and manufacturing method thereof thickly forms the AlGaN layer on the lower part of the gate electrode. The normal off state of device is embodied. CONSTITUTION: Transistor comprises the buffer layer(230), the barrier(250), the growing layer(250a), the passivation layer(260), the gate electrode(290), the source electrode and drain electrode. The buffer layer comprises discontinuous 2DEG layer. The barrier is included of AlxGa1-xN. The growing layer is included among AlxGa1-xN and AlyGa1-yN of a one. The passivation layer is formed on the top of the barrier except for the re-growing layer. The gate electrode is formed in upper part the re-growing layer.
Abstract translation: 目的：定位开关的高电子运动，晶体管及其制造方法在栅电极的下部厚度形成AlGaN层。 体现了设备的正常关闭状态。 构成：晶体管包括缓冲层（230），势垒（250），生长层（250a），钝化层（260），栅电极（290），源电极和漏电极。 缓冲层包括不连续的2DEG层。 屏障包括AlxGa1-xN。 生长层包括在一个的Al x Ga 1-x N和Al y Ga 1-y N中。 除了再生长层之外，钝化层形成在屏障的顶部上。 栅电极形成在再生长层的上部。
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公开(公告)号：KR100941335B1
公开(公告)日：2010-02-11
申请号：KR1020080018893
申请日：2008-02-29
Applicant: 전자부품연구원
IPC: H01L29/778
Abstract: 본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, T형 게이트의 다리 부분을 먼저 형성함으로써, 광학 현미경 등의 측정 수단에 의하여 신속하게 제조 상태를 관찰 및 확인이 용이하고, 수정도 용이한 장점이 있는 장점이 있다.
또한, 본 발명은 T형 게이트의 머리 부분 하부에 지지층을 구비시켜, T형 게이트를 구조적으로 보다 안정화시킬 수 있고, T형 게이트를 보호할 수 있으며, 머리와 다리 부분의 모양과 크기를 다양하게 변화시킬 수 있는 것이다.
T형, 게이트, 무기, 유기, 개구-
公开(公告)号：KR1020090029897A
公开(公告)日：2009-03-24
申请号：KR1020070095070
申请日：2007-09-19
Applicant: 전자부품연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7783 , H01L29/2003 , H01L29/66462
Abstract: A high electron mobility transistor and a method for manufacturing thereof are provided to improve electrical property by increase ohmic contact characteristics of a source electrode and a drain electrode. A transition layer(310) at the upper part of the substrate(300), a high value resistor, a 2 DEG(2 Dimensional Electron Gas) layer(330), and a barrier(340) are formed. A source and drain is formed by etching the barrier by using an etch stop as a mask. The source and the drain are formed and the gate recess is formed by pattering the insulating layer, and a gate electrode(360c) is formed in the gate recess. The gate electrode is made of a material which can be Schottky-contacted with nitride semiconductor material.
Abstract translation: 提供高电子迁移率晶体管及其制造方法，以通过增加源电极和漏电极的欧姆接触特性来改善电性能。 形成在基板（300）的上部的过渡层（310），高值电阻器，2（2维电子气体）层（330）和阻挡层（340）。 通过使用蚀刻停止件作为掩模来蚀刻阻挡层来形成源极和漏极。 形成源极和漏极，并且通过图案化绝缘层形成栅极凹部，并且在栅极凹部中形成栅电极（360c）。 栅电极由与氮化物半导体材料肖特基接触的材料制成。
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公开(公告)号：KR100544235B1
公开(公告)日：2006-01-23
申请号：KR1020030028681
申请日：2003-05-06
Applicant: 전자부품연구원
IPC: H01L31/10
Abstract: 본 발명은 활성화된 SOI(Silicon On Insulator,이하 SOI) 웨이퍼부에 형성된 채널; 상기의 채널을 감싸고 있는 게이트 절연막; 상기 채널의 캐리어의 흐름을 제어하기 위해 연결된 게이트; 상기 채널 영역의 양끝에 형성된 소오스와 드레인; 및 상기 게이트와 소오스 및 드레인부와 연결된 금속층을 포함하여 이루어진 SOI MOSFET(Metal-Oxide Semicondutor Field Effect Transistor, 이하 MOSFET)를 기본 구조로 하여, 나노 사이즈의 채널을 형성하는 구조 및 게이트와 채널의 중성영역인 바디가 전기적으로 연결된 구조로 이루어짐을 특징으로 하는 고감도 나노 포토디텍터에 관한 것이다.
본 발명의 포토디텍터는 플로우팅 게이트와 중성영역인 바디가 전기적으로 연결된 MOSFET형 구조를 가지는 동시에 나노 사이즈 레벨의 채널폭을 가짐으로써 기존의 구조에 비해 단위 면적당 광에 대한 감도가 매우 뛰어나고, 또한 SOI 구조의 기판위에 형성된 나노 사이즈의 채널을 통해 국부적인 전위방벽에 의한 암전류를 현저히 감소시키며 다이나믹 레인지가 넓어지는 장점이 있다.
따라서, 본 발명의 고감도 나노 포토디텍터는 입사하는 광량에 매우 민감하게 반응하는 고감도 포토디텍터를 제조 할 수 있는 장점이 있다.
고감도, 나노, 포토디텍터, SOI, MOSFET, 양자채널
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