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公开(公告)号：KR1020000066203A
公开(公告)日：2000-11-15
申请号：KR1019990013140
申请日：1999-04-14
Applicant: 학교법인 포항공과대학교
IPC: H03K19/0175
CPC classification number: H03K19/018578 , H03K19/018592
Abstract: PURPOSE: A current-mode bidirectional input/output buffer is provided to make a bidirectional transmission by using one transmission for transmitting data between two chips. CONSTITUTION: A current-mode bidirectional input/output buffer includes a transmitting/receiving average voltage output part(210), a reference voltage output part(220), a comparator(230), and a bias voltage generator. The transmitting/receiving average voltage output part(210) converts average current value between a transmission signal(IN1) and a transmission signal(IN2) to average voltage. The transmission signal(IN1) is transmitted to the external chip. The transmission signal(IN2) is received from external chip. The reference voltage output part(220) converts a predetermined reference current(Iref) to a reference voltage. The reference current(Iref) is selectively generated. The comparator(230) compares a voltage of the output part(210) with a voltage of the output part(220), and outputs a logic signal corresponding to a receiving signal from the external chip. The bias voltage generator generates a bias voltage to be identical with a characteristic impedance of a transmission line connected to the external chip, and provides it to each output part.
Abstract translation: 目的：提供电流模式双向输入/输出缓冲器，通过使用一个传输在两个芯片之间传输数据进行双向传输。 构成：电流模式双向输入/输出缓冲器包括发射/接收平均电压输出部分（210），参考电压输出部分（220），比较器（230）和偏置电压发生器。 发送/接收平均电压输出部分210将发送信号（IN1）和发送信号（IN2）之间的平均电流值转换为平均电压。 发送信号（IN1）被发送到外部芯片。 从外部芯片接收发送信号（IN2）。 参考电压输出部分（220）将预定的参考电流（Iref）转换为参考电压。 选择性地产生参考电流（Iref）。 比较器（230）将输出部分（210）的电压与输出部分（220）的电压进行比较，并从外部芯片输出与接收信号相对应的逻辑信号。 偏置电压发生器产生与连接到外部芯片的传输线的特性阻抗相同的偏置电压，并将其提供给每个输出部分。
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公开(公告)号：KR1019980010683A
公开(公告)日：1998-04-30
申请号：KR1019960027729
申请日：1996-07-10
Applicant: 학교법인 포항공과대학교
IPC: G05F1/56
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公开(公告)号：KR100691583B1
公开(公告)日：2007-03-09
申请号：KR1020040118264
申请日：2004-12-31
Applicant: 학교법인 포항공과대학교
CPC classification number: G11C7/1048 , G11C5/063
Abstract: 본 발명은 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리 시스템에 관하여 개시된다. 다중의 종단 저항을 가진 멀티 드롭 버스는 반사파에 의해 발생되는 신호간 간섭 현상(ISI)를 줄여 데이터 전송 속도를 높인다. 본 발명의 메모리 시스템은 버스 라인에 연결된 컨넥터에 메모리 모듈이 장착된다. 메모리 모듈은 제1 면에 제1 부하, 제2 부하 및 제1 칩을 포함하고, 제2 면에 제3 부하, 제4 부하 및 제2 칩을 포함하고, 제1 부하와 제2 부하 사이에 메모리 모듈의 인쇄 회로 기판을 관통하는 비아 홀을 포함한다. 제1 부하는 제1 메모리 모듈의 전극과 연결되고 제1 임피던스 저항 값을 갖고, 제2 부하는 제1 부하와 연결되고 제2 임피던스 값을 갖고, 제1 칩은 제2 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단된다. 제3 부하는 비아 홀과 연결되고 제2 임피던스 값을 갖고, 제2 칩은 제3 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단된다. 제2 임피던스 값은 제1 임피던스 값의 2배이다. 컨넥터와 비아 홀과 같은 T자 연결 부분이 존재하는 곳에서 단일 반사파가 발생하나, 이 반사파가 칩에 도달하면 칩이 종단되어있는 상태이므로 다중의 반사파를 발생시키지 않고 사라지게 된다.
멀티 드롭 버스 구조, 메모리 시스템, 반사파, ODT 저항-
公开(公告)号：KR100609755B1
公开(公告)日：2006-08-09
申请号：KR1020050009294
申请日：2005-02-01
Applicant: 포항공과대학교 산학협력단 , 삼성전자주식회사 , 학교법인 포항공과대학교
IPC: H03L7/085
Abstract: 본 발명은 위상 검출기 및 이를 구비한 지연 동기 루프를 공개한다. 이 회로는 제1클럭신호에 응답하여 인에이블되고, 제1클럭신호와 제2클럭신호사이의 전압 차를 센싱하여 제1 및 제2신호들을 발생하는 센스 증폭기, 및 제1 및 제2신호들을 래치하여 업 및 다운 신호들을 발생하는 래치를 구비하고, 제2클럭신호는 제1클럭신호의 천이를 따라서 천이하는 클럭신호인 것을 특징으로 한다. 따라서, 제1클럭신호가 상승 천이하는 동안에 제1클럭신호와 제2클럭신호의 레벨이 바뀌어지지 않으므로 업, 다운 신호들이 불명확하게 되지 않아 제1클럭신호와 제2클럭신호사이의 위상 차를 정확하게 검출할 수 있다.
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公开(公告)号：KR1020060088415A
公开(公告)日：2006-08-04
申请号：KR1020050009294
申请日：2005-02-01
Applicant: 포항공과대학교 산학협력단 , 삼성전자주식회사 , 학교법인 포항공과대학교
IPC: H03L7/085
Abstract: 본 발명은 위상 검출기 및 이를 구비한 지연 동기 루프를 공개한다. 이 회로는 제1클럭신호에 응답하여 인에이블되고, 제1클럭신호와 제2클럭신호사이의 전압 차를 센싱하여 제1 및 제2신호들을 발생하는 센스 증폭기, 및 제1 및 제2신호들을 래치하여 업 및 다운 신호들을 발생하는 래치를 구비하고, 제2클럭신호는 제1클럭신호의 천이를 따라서 천이하는 클럭신호인 것을 특징으로 한다. 따라서, 제1클럭신호가 상승 천이하는 동안에 제1클럭신호와 제2클럭신호의 레벨이 바뀌어지지 않으므로 업, 다운 신호들이 불명확하게 되지 않아 제1클럭신호와 제2클럭신호사이의 위상 차를 정확하게 검출할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020060079001A
公开(公告)日：2006-07-05
申请号：KR1020040118264
申请日：2004-12-31
Applicant: 학교법인 포항공과대학교
CPC classification number: G11C7/1048 , G11C5/063
Abstract: 본 발명은 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리 시스템에 관하여 개시된다. 다중의 종단 저항을 가진 멀티 드롭 버스는 반사파에 의해 발생되는 신호간 간섭 현상(ISI)를 줄여 데이터 전송 속도를 높인다. 본 발명의 메모리 시스템은 버스 라인에 연결된 컨넥터에 메모리 모듈이 장착된다. 메모리 모듈은 제1 면에 제1 부하, 제2 부하 및 제1 칩을 포함하고, 제2 면에 제3 부하, 제4 부하 및 제2 칩을 포함하고, 제1 부하와 제2 부하 사이에 메모리 모듈의 인쇄 회로 기판을 관통하는 비아 홀을 포함한다. 제1 부하는 제1 메모리 모듈의 전극과 연결되고 제1 임피던스 저항 값을 갖고, 제2 부하는 제1 부하와 연결되고 제2 임피던스 값을 갖고, 제1 칩은 제2 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단된다. 제3 부하는 비아 홀과 연결되고 제2 임피던스 값을 갖고, 제2 칩은 제3 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단된다. 제2 임피던스 값은 제1 임피던스 값의 2배이다. 컨넥터와 비아 홀과 같은 T자 연결 부분이 존재하는 곳에서 단일 반사파가 발생하나, 이 반사파가 칩에 도달하면 칩이 종단되어있는 상태이므로 다중의 반사파를 발생시키지 않고 사라지게 된다.
멀티 드롭 버스 구조, 메모리 시스템, 반사파, ODT 저항-
公开(公告)号：KR100545582B1
公开(公告)日：2006-01-24
申请号：KR1020030034027
申请日：2003-05-28
Applicant: 학교법인 포항공과대학교
IPC: G11C5/14
Abstract: 본 발명은 전압 레벨이 제어된 부트스트랩 회로를 이용하여 외부의 환경 변화에 상관없이 일정한 전압 구동을 유지하게 함으로써 종래 회로에 비해 기생 성분을 줄여 입출력 속도를 높일 수 있고 전력 소모와 회로의 면적을 줄일 수 있는 전압 레벨 제어 부트스트랩 회로를 이용한 외부 구동회로에 관한 것이다.
이를 위한 본 발명은, 오픈 드레인 트랜지스터형 외부 구동회로에 있어서, 소정의 입력 데이터와 기준전압을 입력받고 상기 오픈 드레인 트랜지스터의 출력 전압을 피드백 입력받아 이들의 전압 레벨을 검출하여 소정의 제어전압을 출력하는 레벨 검출수단과; 상기 레벨 검출수단에서 출력되는 제어전압을 버퍼링하여 출력하기 위한 버퍼수단과; 상기 레벨 검출수단에 입력되는 상기 입력 데이터와 상기 버퍼수단에서 출력된 상기 제어전압을 입력받아 전압 레벨이 제어된 구동신호를 상기 오픈 드레인 트랜지스터의 게이트에 인가하는 부트스트랩 회로수단을 포함하여 된 것을 특징으로 한다.-
公开(公告)号：KR100499276B1
公开(公告)日：2005-07-01
申请号：KR1020020068363
申请日：2002-11-06
Applicant: 학교법인 포항공과대학교
IPC: H03L7/08
CPC classification number: H03L7/0898 , H03L7/107
Abstract: 본 발명은 위상 고정 루프(PLL; Phase Locked Loop)에 있어서 락(lock) 상태의 동작상태에는 영향이 없으면서 빠른 락 타임을 가지는 적응 루프 위상폭(adaptive loop bandwidth) 기법으로 위상 차이를 판단하기 위해 디글리치(deglitch) 회로를 사용한 빠른 락타임을 가지는 디글리치 회로를 사용한 적응 대역폭 위상 고정 루프 회로에 관한 것이다.
이를 위한 본 발명은, 소정의 입력 클럭신호를 인가받는 위상 주파수 비교기 및 전압제어 발진기를 포함하는 적응 대역폭 위상 고정 루프에 있어서, 상기 위상 주파수 비교기의 업(up) 신호와 다운(down) 신호를 직접 인가받는 제1 전하펌프와; 상기 위상 주파수 비교기의 업 신호와 다운 신호를 각각 인가받아 주파수 위상 차이의 정도를 알아내기 위한 신호를 발생시키는 업신호 디글리치(deglitch) 회로와 다운신호 디글리치 회로와; 상기 업신호 디글리치 회로와 다운신호 디글리치 회로에서 각각 출력되는 신호를 인가받으며 그 출력단은 상기 제1 전하펌프의 출력단과 공통으로 접속되는 제2 전하펌프와; 상기 전압제어 발진기와 상기 전하펌프 사이에 개재되어 상기 각 전하펌프의 출력 신호에 포함된 불필요 신호를 제거하며 루프를 안정하게 만드는 루프 필터 회로를 포함하여 된 것을 특징으로 한다.-
公开(公告)号：KR100473813B1
公开(公告)日：2005-03-14
申请号：KR1020030046864
申请日：2003-07-10
Applicant: 학교법인 포항공과대학교
IPC: H03K5/00
CPC classification number: H03K5/1565
Abstract: 본 발명은 다중 위상 클럭의 듀티 사이클 보정 방법에 디지털적 보정 방법을 도입함으로써 시스템의 전력 절전 상태에서도 클럭의 듀티 사이클 보정 정보가 기억되며, 클럭의 듀티 사이클 보정 과정에서 클럭의 위상 정보가 일정하게 유지됨으로 다중 위상 클럭에 대한 보정이 가능하게 된 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및 그 방법에 관한 것이다. 한편, 본 발명은 클럭 듀티 사이클 보정 과정에서 클럭의 상승부(clock rising edge) 정보 만을 이용함으로 입력 클럭의 듀티 사이클에 거의 영향을 받지 않도록 된 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및 그 방법에 관한 것이다.
이를 위한 본 발명은 분기(shunt) 캐패시터 인버터 형태로 구성된 클럭 지연 수단; 클럭 상승부 발생 회로 그리고 클럭 하강부 발생 회로로 구성된 클럭 발생 수단; 및 적분기, 비교기, 카운트/레지스터로 구성된 클럭의 디지털 듀티 사이클 검출 수단;를 포함하는 것을 특징으로 한다.-
公开(公告)号：KR1020040040047A
公开(公告)日：2004-05-12
申请号：KR1020020068363
申请日：2002-11-06
Applicant: 학교법인 포항공과대학교
IPC: H03L7/08
CPC classification number: H03L7/0898 , H03L7/107
Abstract: PURPOSE: An adaptive bandwidth PLL using a deglitch circuit having a fast lock time is provided to determine a phase difference by using an adaptive loop bandwidth method. CONSTITUTION: An adaptive bandwidth PLL using a deglitch circuit having a fast lock time includes a first charge pump(42), an up-signal deglitch circuit(32), a down-signal deglitch circuit(36), a second charge pump(46), and a loop filter circuit(6). The first charge pump(42) is used for receiving an up-signal and a down-signal from a phase frequency detector(2). The up-signal deglitch circuit(32) and the down-signal deglitch circuit(36) are used for receiving the up-signal and the down-signal of the phase frequency detector(2) and generating a signal for finding a frequency phase difference. The second charge pump(46) is used for receiving output signals from the up-signal deglitch circuit and the down-signal deglitch circuit. An output terminal of the second charge pump is commonly connected to an output terminal of the first charge pump. The loop filter circuit(6) is installed among a voltage controlled oscillator(8) and the first and the second charge pumps to remove unnecessary signals from the output signals of the first and the second charge pumps.
Abstract translation: 目的：提供使用具有快速锁定时间的去离子电路的自适应带宽PLL，以通过使用自适应环路带宽方法来确定相位差。 构成：使用具有快速锁定时间的去离子电路的自适应带宽PLL包括第一电荷泵（42），上信号去电泳电路（32），下降信号去电泳电路（36），第二电荷泵（46） ）和环路滤波器电路（6）。 第一电荷泵（42）用于从相位频率检测器（2）接收上信号和下信号。 上信号去离差电路（32）和下降信号去电泳电路（36）用于接收相位频率检测器（2）的上信号和下变频信号，并产生用于找到频率相位差的信号 。 第二电荷泵（46）用于从上行信号去电泳电路和下降信号去电泳电路接收输出信号。 第二电荷泵的输出端子共同连接到第一电荷泵的输出端子。 环路滤波器电路（6）安装在压控振荡器（8）和第一和第二充电泵之间以从第一和第二充电泵的输出信号中去除不必要的信号。
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