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公开(公告)号：KR100250472B1
公开(公告)日：2000-04-01
申请号：KR1019970072056
申请日：1997-12-22
Applicant: 한국전자통신연구원
Abstract: PURPOSE: The structure of a transmitter system for CDMA(Code Division Multiple Access) mobile communication is provided to perform a channel coding by using a DSP(Digital Signal Process) chip and to install a spreading part by using a PLD(Programmable Logic Device), so as to analyze the efficiency of the transmitter while changing the structure in a communication system plan process. CONSTITUTION: The first DPRAM(Dual Port RAM)(104) and the second DPRAM(105) respectively store external data like traffic data and external control signals. The first DSP(Digital Signal Process) chip(102) analyzes the external data inputted from the first DPRAM(104) or generates input data. The second DSP chip(103) stores signals necessary for communication in outputs of the second DPRAM(105), and identifies a result of a DPRAM for a deinterleaver. The fourth DPRAM(107) inputs deinterleaver input data(115) outputted from a demodulator through a deinterleaver input data bus, and deinterleaves the inputted data(115), then stores the data(115). A deinterleaver circuit(112) supplies a deinterleaver input address line(113) for deinterleaving the deinterleaver input data(115) and a deinterleaver output address line(114) for outputting the deinterleaved data. A PLD(Programmable Logic Device)(101) inputs outputs of the first DSP chip(102) and the second DSP chip(103), and the channel-coded external data inputted to the third DPRAM(106) and the external control signals passing the fourth DRAM(107), and performs diffusions. The PLD(101) deinterleaves interleaved data inputted from the demodulator, by using the deinterleaver circuit(112) and has a DSP control circuit. A D/A(Digital to Analog) converter(109) converts outputs of the PLD(101) in analog.
Abstract translation: 目的：提供用于CDMA（码分多址）移动通信的发射机系统的结构，以通过使用DSP（数字信号处理）芯片来执行信道编码，并通过使用PLD（可编程逻辑器件）来安装扩展部分， ，以便在通信系统规划过程中改变结构的同时分析发射机的效率。 构成：第一DPRAM（双端口RAM）（104）和第二DPRAM（105）分别存储外部数据，如交通数据和外部控制信号。 第一DSP（数字信号处理）芯片（102）分析从第一DPRAM（104）输入的外部数据或生成输入数据。 第二DSP芯片（103）将通信所需的信号存储在第二DPRAM（105）的输出中，并且识别解交织器的DPRAM的结果。 第四DPRAM（107）通过解交织器输入数据总线输入从解调器输出的解交织器输入数据（115），并对输入的数据进行解交织（115），然后存储数据（115）。 解交织器电路（112）提供去交织器输入地址线（113），用于解交织解交织器输入数据（115）和解交织器输出地址线（114），用于输出解交织数据。 PLD（可编程逻辑器件）（101）输入第一DSP芯片（102）和第二DSP芯片（103）的输出，以及输入到第三DPRAM（106）的通道编码外部数据和外部控制信号通过 第四DRAM（107），并进行扩散。 PLD（101）通过使用解交织器电路（112）对从解调器输入的交错数据进行解交错，并具有DSP控制电路。 D / A（数模转换器）转换器（109）以模拟方式转换PLD（101）的输出。
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公开(公告)号：KR1019990047327A
公开(公告)日：1999-07-05
申请号：KR1019970065684
申请日：1997-12-03
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지털 이동통신 시스템의 송신기에서 유한 임펄스 응답(Finite Impulse Response ;FIR) 필터의 구조 및 필터링 방법에 관한 것이다.
무선 통신 시스템에서 송신기는 신호 변조를 하고 출력으로 나가는 신호를 FIR 필터를 통과시켜서 대역폭을 제한시킨 후에 출력으로 전송한다. 종래의 디지털 이동통신 시스템의 송신기에서는 1비트의 데이터를 입력받아 수 비트의 데이터를 출력하는 다수의 FIR 필터가 사용되거나 수 비트의 데이터를 입력받아 1비트의 데이터를 출력하는 독립된 FIR 필터가 사용되었다. 그러나 이러한 FIR 필터는 수 비트의 입출력을 가지므로 그 구조가 복잡한 단점이 있다.
이러한 문제점을 해결하기 위하여, 본 발명에서는 필터의 입력 값이 수 비트가 되는 것을 보정하여 1비트의 입력 값을 갖는 필터를 통하여 데이터를 필터링하고 이후 이득을 곱하므로써 회로 구성을 간단하게 하고 동작 시간을 감소시킬 수 있는 디지털 이동통신 시스템에서 송신기의 FIR 필터의 구조 및 필터링 방법이 제시된다.-
公开(公告)号：KR1019980035326A
公开(公告)日：1998-08-05
申请号：KR1019960053652
申请日：1996-11-13
Applicant: 한국전자통신연구원
Inventor： 김종문
IPC: G06F7/58
Abstract: 본 발명은 랜덤 코드의 한 주기 안에 있는 모든 숫자가 한 번씩 모두 발생되도록 하고, 발생되는 한 주기 값의 범위를 임의로 조정할 수 있는 랜덤 코드 발생기에 관한 것으로서, 연속적인 일정 영역에 들어 있는 데이터에 대해 무작위로 주소를 주어서 한 주기에 모든 데이터를 한 번씩만 읽어내는 랜덤 코드 발생기에 관한 것이다.
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Patent Agency Ranking
公开(公告)号：KR100138859B1
公开(公告)日：1998-06-15
申请号：KR1019940032940
申请日：1994-12-06
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: VISI(Very Large Scale Integration)기술을 이용한 디지탈 프로세서 설계에서, 신경망 전용 프로세서의 구현 또는 신경망 전용 병렬 프로세서의 구현에 관한 것이다.
본 발명은 연산의 파이프라인 동작을 위해서 분리된 메모리 구성(WM,XM)을 갖는 메모리 및 범용 레지스터 블럭(10), 프로그램 메모리 및 제어 블럭(11), 각종 연산을 수행하는 연산기 블럭(12) 및 프로세서 간 통신을 위한 통신 블럭(13)의 4개의 블럭; 그리고 프로그램용 버스(14)와 데이타용 버스(15)로 분리된 형태의 버스(BUS)로 구성되는 것을 특징으로 하여, 현재의 디지탈 방식의 VLSI 기술을 이용하여 신경망 모델을 시뮬레이션 하기 위한 하드웨어(칩)를 안정성있게 제작할 수 있는 효과가 있다.-
公开(公告)号：KR1019960025141A
公开(公告)日：1996-07-20
申请号：KR1019940035465
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: G06F15/18
Abstract: 본 발명은 신경망 시스템의 구성방법에 관한 것으로 특히, 다수개의 프로세서들을 소정의 영역에 격자 구조로 정렬하는 제1과정과, 상기 제1과정에서 정렬되어진 프로세서를 각각 가로 또는 세로방향로 가장 인접한 다른 임의의 프로세서와 데이타 통신을 위한 전송선로를 형성하는 제2과정을 포함하여 구성되는 것을 특징으로 하는 병렬 신경망 시스템을 제공하면, 프로세서 보드의 갯수와 시스템의 프로세서 병렬 구조를 변환시키면서 시뮬레이션하고자 하는 신경망 모델의 특성에 맞는 시스템을 사용하여 효율적으로 신경망 모델을 시뮬레이션할 수 있는 효과가 있다.
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公开(公告)号：KR100250497B1
公开(公告)日：2000-04-01
申请号：KR1019970065687
申请日：1997-12-03
Applicant: 한국전자통신연구원
IPC: H04B1/707
Abstract: PURPOSE: A method of tracking code for signal demodulation on a CDMA system is provided to simplify the system and speed up the operation by employing a de-modulator having a single time tracker. CONSTITUTION: In a method of tracking code for signal demodulation, in step (201), a de-modulator receives an input data. In step (202), a code acquisition is processed. The code acquisition process is repeated until all the input data is acquired. In step (203) a time tracking is conducted of the PN offset value having the maximum power among multiple PN offset values and three PN offset values including the current PN offset value are saved into a processor. In step (204,205,206), the output of the time tracker and the PN offset values saved in the processor are demodulated. In step (207), a signal synthesizer synthesizes the values to produce the original signal.
Abstract translation: 目的：提供一种在CDMA系统上跟踪信号解调码的方法，以简化系统并通过采用具有单个时间跟踪器的去调制器来加速操作。 构成：在跟踪用于信号解调的代码的方法中，在步骤（201）中，解调器接收输入数据。 在步骤（202）中，处理代码获取。 重复代码获取过程，直到获取所有输入数据。 在步骤（203）中，对多个PN偏移值中具有最大功率的PN偏移值进行时间跟踪，并且将包括当前PN偏移值的三个PN偏移值保存到处理器中。 在步骤（204,205,206）中，时间跟踪器的输出和保存在处理器中的PN偏移值被解调。 在步骤（207）中，信号合成器合成这些值以产生原始信号。
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公开(公告)号：KR100152710B1
公开(公告)日：1998-10-15
申请号：KR1019950053657
申请日：1995-12-21
Applicant: 한국전자통신연구원
Inventor： 김종문
IPC: G06F13/40
Abstract: 본 발명은 IBM-PC의 AT버스를 이용하여 대규모의 병렬 프로세서 시스템을 제어하기 위한 병렬 신경망 보드의 제어회로에 관한 것으로, 격자구조를 갖는 16개의 디지탈 신경칩으로 이루어지며 각각 특정의 주소를 갖는 소정갯수의 프로세서 보드(11)와, 상기 프로세서 보드(11) 각각에 부여된 특정 주소를 사용하여 상기 프로세서 보드(11)내의 신경칩간의 로칼 버스통신과 프로세서보드간의 글로벌 버스 통신을 제어하는 IBM-PC(10)를 포함하여 단일 프로세서 시스템인 IBM-PC에서 대규모 프로세서를 효율적으로 제어하기 위한 계충적 제어구조를 제공하는 것을 특징으로 하는 AT-Bus에 장착하기 위한 병렬 신경망 보드의 제어회로를 제공하고, 그에따른 선택되어진 해당 프로세서 보드의 주소를 AT-버스에 있는 주소 버스의 하위 네비트와 데이타 버스의 하위 네비트 에서 이 실어 전송하는 전송수단과, 상기 전송수단에서 출력되는 주소 버스의 데이타와 데이타 버스를 비교하여 결과를 출력하는 제1비교기와; 상기 제1비교기에서 출력되는 비교데이타가 참인 경우 해당 보드의 주소값을 저장하는 레지스터; 및 상기 레지스터에 저장된 데이타와 미리 지정된 보드의 주소 값을 비교하여 보드가 선택됨을 출력하는 제2비교기를 포함하는 것을 특징으로 하는 IBM-PC가 제어할 수 있는 8개의 프로세서 보드중에서 임의의 프로세서 보드 선택회로를 제공한다.
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公开(公告)号：KR1019960027669A
公开(公告)日：1996-07-22
申请号：KR1019940036103
申请日：1994-12-22
IPC: H04L12/18
Abstract: 본 발명은 계수기능과 태그통신방식을 갖는 다채널 메시지 교환장치에서, 다중방송(broadcasting), 그룹방송(multicasting) 서비스가 가능하고 채널확장을 가능하도록 하는 다중 및 그룹방송이 가능한 고속 다채널 메시지 교환장치에 관한 것으로, 고속 다채널 메시지 교환장치를 다채널입력부(100)의 한채널과 다채널출력부(102)의 한채널을 인터스위치부(120)로 지정하여, 상기 다채널입력부(100)의 한채널을 다른 교환장치(201)의 다채널출력부(102)의 한채널과 연결하고, 다채널출력부의 한채널을 다른 교환장치(203)의 입력채널로 연결하여 링형 구성이 가능하도록 하고 다중방송 및 그룹방송처리부(307)를 교환부(103)에 추가하여 계수기능과 태그통신방식을 갖는 고속 다채널 메시지 교환장치에서 다중방송기능과 그룹방송기능을 제공할 수 있는 효과가 있다.
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