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公开(公告)号：KR1019990052207A
公开(公告)日：1999-07-05
申请号：KR1019970071656
申请日：1997-12-22
IPC: H04B17/00
Abstract: 본 발명의 목적은 복잡한 하드웨어와 많은 용량의 메모리를 사용하지 않고도 기저대역 신호 크기의 평균값과 표준편차를 높은 정확도로 얻을 수 있도록 하는 무선 이동통신 시스템에서의 수신신호 Eb/N0 측정장치를 제공함에 있다.
이와같은 본 발명의 목적을 달성하기 위한 수단은 입력신호를 필터링하여 평균값을 구하는 제1 필터부와, 상기 입력신호에서 상기 제1 필터부에서 구해진 평균값을 감산하는 감산기와, 상기 감산기에서 구해진 신호값을 제곱하는 연산부와, 상기 연산부에서 구해진 신호값을 필터링하여 편준편차을 구하는 제2 필터부를 포함하여 구성된다.-
公开(公告)号：KR100194578B1
公开(公告)日：1999-06-15
申请号：KR1019960061528
申请日：1996-12-04
Applicant: 한국전자통신연구원
IPC: H03K23/00
Abstract: 본 발명은 디지털 회로로 구성된 2.5 분주장치에 관한 것이다. 그 목적은 카운터 및 간단한 디지털 논리소자를 사용하여 2.5 분주장치를 집적회로 내에 구현하는 데에 있다. 그 구성은 클럭을 입력받아 카운팅을 수행하는 카운팅 수단과, 파워-온 리셋을 입력받고 나서 클럭에 동기시켜 카운팅 수단을 리셋하는 리셋수단과, 카운팅 수단의 출력을 사용하여 원하는 클럭 라이징인 제1클럭을 생성하는 제1클럭생성 수단과, 제1클럭을 입력클럭의 1/4 주기만큼 지연시켜 제2클럭을 생성하는 제2클럭생성 수단 및 제1클럭과 제2클럭을 입력받아 2.5 분주된 클럭을 출력하는 출력수단으로 되어 있다.
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Patent Agency Ranking
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公开(公告)号：KR1019930007021B1
公开(公告)日：1993-07-26
申请号：KR1019900021852
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F17/00
Abstract: Data pathes and Instruction set supports neural network function and I/O unit supports communication between external 4 digital signal processors and the digital neural processor. The digital neural processor includes an arithmatic unit (1) including an A register (11) for storing operation result, a Q register for storing neuran input signal, a QC register for storing multiplier, and a ALU (13) for operating data, a register file (2) comprising registers (RC0,R1) for storing address data of RAM, and registers (RC0Z,RC1Z) for storing state of the registers (RC0,RC1), an I/O unit (3) having four input/output register pairs (IR7,OR7), a program unit (4) including a program memory (21) for storing program sent from a host computer, and a program counter, and a control logic (5) for controlling operating sequence of the digital neural processor.
Abstract translation: 数据纹理和指令集支持神经网络功能，I / O单元支持外部4位数字信号处理器与数字神经处理器之间的通信。 数字神经处理器包括一个包括用于存储操作结果的A寄存器（11），用于存储神经元输入信号的Q寄存器，用于存储乘法器的QC寄存器和用于操作数据的ALU（13）的算术单元（1）， 寄存器文件（2），包括用于存储RAM的地址数据的寄存器（RC0，R1）和用于存储寄存器（RC0，RC1）的状态的寄存器（RC0Z，RC1Z），具有四个输入/ 输出寄存器对（IR7，OR7），包括用于存储从主计算机发送的程序的程序存储器（21）的程序单元（4）和程序计数器，以及控制逻辑（5），用于控制数字 神经处理器
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公开(公告)号：KR1019990043484A
公开(公告)日：1999-06-15
申请号：KR1019970064491
申请日：1997-11-29
IPC: H04L27/30
Abstract: 이동통신용 모뎀의 설계 시에, 디지털 신호의 변조 (modulation)를 위해서는 QPSK (Quadrature Phase Shift Keying) 등의 변조 방식이 사용되는데, 이 때 심볼간 간섭 (Inter-symbol interference)을 억제하기 위해서 펄스 성형 (Pulse shaping) 인터폴레이션 필터링이 필요하게 된다. 통상적으로 단일 채널 변조에 2 개의 필터가 요구되고 있는데, 무선 가입자 선로 (Wireless local loop)용 모뎀의 경우에는 단일 칩 내에서 2 채널 이상의 변조를 처리해야 하므로 4 개 이상의 필터가 요구된다.
본 발명에서는 단일 필터 구조에서, 4 개의 1:4 인터폴레이션 FIR 필터 연산을 동시에 처리하여, 서로 다른 4 개의 필터 출력 값을 동시에 출력시키는 새로운 VLSI 필터의 설계 기법을 제안한다. 룩-업 테이블 설계 및 파이프라인 기법을 응용한 본 설계 기법은 단일 필터 구조를 이용하므로 4 개의 필터 연산을 수행하더라도 설계 면적을 작게 할 수 있는 장점이 있다. 또한 단일 구조에서 1 개의 필터 연산을 수행하는 일반적인 단일 필터와 동일한 속도의 클럭에 의해 동작되므로써 전력 소모가 커지지 않는 장점이 있다.
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