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公开(公告)号：KR1019970048567A
公开(公告)日：1997-07-29
申请号：KR1019950047075
申请日：1995-12-06
Applicant: 한국전자통신연구원
IPC: G01R31/28
Abstract: 본 발명은 VLSI로 타이머 회로를 구현할 때 VLSI 외부에서 간단히 테스트 모드와 타이머 모드를 선택하도록 하여 짧은 시간에 테스트가 가능한 타이머 및 그 테스트 방법에 관한 것으로서, 그 특징은 기본 클럭을 발생시키는 기본 클럭 발생기를 구비하고 있는 테스트가 요이한 시간 선택형 타미머에 있어서, 테스트 모드와 타이머모드를 결정하는 결정 수단과, 테스트를 위해 기본 클럭을 선택하거나 타이머용의 긴 주기를 선택하는 선택수단과, 타이머용 클럭을 분주시키는 분주 수단 및 상기 타이머의 출력 신호를 출력하는 출력 수단을 포함하는데에 있으므로, 그 효과는 다단 클럭 분주기를 적절히 먹싱(Muxing)한 회로를 디코더로 선택함으로써 타이머 모드 시는 원하는 시간에 출력을 내주는 타이머 동작을 기대할 수 있고, 또한 테스트 모드 시는 상용 VLSI 테스트 장비로 테스트가 가능한 회로를 쉽게 구현할 수 있다는 데에 있다.
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公开(公告)号：KR1019960028603A
公开(公告)日：1996-07-22
申请号：KR1019940036355
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H04N17/04
Abstract: 본 발명은 TV고장진단기회로 중 디지틀 방식의 전압조정회로를 개시한다. 첫번째 롬(10)에서 테이타를 읽어 래치(20, 30)에 데이타를 저장하고 카운터(50)의 로드신호가 선택될 때 래치의 데이타를 카운터에서 받아들이고 카운터의 UP 또는 DOWN 신호에 따라 카운팅하여 출력을 비교기(60) 및 두번째 롬(70)으로 제공한다. 두번째 롬(70)의 어드레스로 입력된 카운터의 출력에 따라 롬(70)의 출력이 디지탈/아날로그 변환기(80)로 제공되어서 출력전압(OUT)이 얻어진다. 본 발명에 따르면 전압조정회로를 디지틀화할 수 있으므로 다른 디지탈 회로들과의 1칩화가 용이하다.
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公开(公告)号：KR1019950005463B1
公开(公告)日：1995-05-24
申请号：KR1019920011456
申请日：1992-06-29
Applicant: 한국전자통신연구원
IPC: H01L27/06
CPC classification number: H01L27/0828
Abstract: The ECL semiconductor device includes an N epitaxial layer (230) formed on a P-type wafer to form the emitters (136,142) of switching transistor pair (124, 126) and the collectors (144,152) of transistors (128,150), at least three P-type regions (134,140,146,154) formed in the layer (230) to form the bases of the transistors, and at least three N-type regions (132,138,148,156) formed in the regions (134,140,146,154) to form the collectors of the switching transistor pair (124,126) and the emitters of the transistors (128,150), thereby forming a CML (current mode logic) element having the switching transistor pair (124,126) and the constant source transistor (128), and a ECL element having the transistor (150) to improve the integration.
Abstract translation: ECL半导体器件包括形成在P型晶片上的N外延层（230），以形成晶体管对（124,126）和晶体管（128,150）的集电极（144,152）的发射极（136,142），至少三个 形成在层（230）中以形成晶体管的基极的P型区域（134,140,146,154）以及形成在区域（134,140,146,154）中的至少三个N型区域（132,138,148,156）以形成开关晶体管对的集电极 124,126）和晶体管（128,150）的发射极，从而形成具有开关晶体管对（124,126）和恒流源晶体管（128）的CML（电流模式逻辑）元件，以及具有晶体管（150）的ECL元件 改善整合。
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公开(公告)号：KR1020000033210A
公开(公告)日：2000-06-15
申请号：KR1019980049972
申请日：1998-11-20
Applicant: 한국전자통신연구원
IPC: H01H9/56
Abstract: PURPOSE: A single switch power supply circuit is provided which can open/close the power of a portable electronic apparatus. CONSTITUTION: A single switch power supply circuit turns on/off an electronic apparatus with one switch, by including a switching part(100) which controls power supplied to the electronic apparatus, being connected between power supply terminals; a power open/close part(200) supplying and blocking the power inputted to the electronic apparatus according to the short and opening of the switching part; and a power supply driving controlling part(300) controlling the driving of the power open/close part after transforming the power supplied from the switching part.
Abstract translation: 目的：提供可以打开/关闭便携式电子设备的电源的单个开关电源电路。 构成：单个开关电源电路通过一个开关将电子设备打开/关闭，包括一个开关部分（100），其控制供应给电子设备的电力，连接在电源端子之间; 电源开闭部（200），根据所述开关部的短路和断开供给和阻断输入到所述电子设备的电力; 以及电力驱动控制部（300），其在变换从切换部供给的电力之后，控制电力开闭部的驱动。
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公开(公告)号：KR100175565B1
公开(公告)日：1999-04-01
申请号：KR1019960056554
申请日：1996-11-22
IPC: H03J3/00
Abstract: 본 발명은 튜닝회로에서 소자의 특성이 변하더라도 적분기의 시정수를 스스로 보상하여 안정된 튜닝을 수행하는 튜닝회로에 관한 것이다. 목적은 MOSFET저항, 커패시터 및 OP-앰프 등을 사용함으로써 설계도 간단하게 하고, 소자의 수를 현격하게 줄여 칩 면적을 줄이고 적은 전력소모로도 양질의 튜닝을 하는 데에 있다. 그 구성은 저항수단, 용량수단 및 시정수 제어수단으로 구성된다. 저항수단은 하나 이상의 트랜지스터로 구성되어 트랜지스터가 비포화 영역에서 동작되도록 바이어스를 걸어 주고 제어전압으로 저항값을 제어한다. 용량수단은 저항수단과 병렬로 연결되고 두 개의 제어클럭으로 제어되어 충방전함으로써 저항수단과 연동하여 시정수를 튜닝한다. 시정수 제어수단은 저항수단의 출력이 OP-앰프의 입력단에 연결되게하여 저항수단의 제어전압을 공급하여 저항값을 조절함으로써 시정수를 조절한다.
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Patent Agency Ranking
公开(公告)号：KR100175443B1
公开(公告)日：1999-04-01
申请号：KR1019950053690
申请日：1995-12-21
IPC: H03K17/00
Abstract: 본 발명은 휴대용 전자 기기의 전원을 온/오프(on/off)하기 위한 전원 스위치 회로에 관한 것으로, 한쪽 단자에는 제1전원이 연결되고 다른 쪽 단자에는 병렬연결되어 있는 저항과 커패시터를 통하여 제2전원과 연결되는데 제1스위치와; 상기 제1스위치의 한 단자에 연결된 제1전워이 자신의 드레인에 입력되는 제1트랜지스터와; 한쪽 단자에는 상기 제1전워이 통과하는 저항과 상기 제1트랜지스터의 게이트단 및 제2전원에 연결된 커패시터가 연결 되고 다른 쪽 단자에는 저항이 연결된 제2스위치와; 상기 제1트랜지스터의 소오스단에 연결되고, 그 입력이 상기 제1스위치의 한 단자로부터 입력되는 풀 업 트랜지스터와 풀 다운 트랜지스터로 구성된 제1인버터와; 상기 제1트랜지스터의 소오스단에 연결되고, 그 입력이 상기 제1인버터의 출력으로부터 입력되는 풀 업 트랜지스터와 풀 다운 트랜지스터로 구성된 제2인버터를 포함하여 구성되어, 온 스위치를 접속하는 경우에는 구동하고자 하는 전자 기기에 전원이 공급되어 상기 온 스위치를 개방하여도 계속적으로 전자기기에 전원이 공급되고, 오프 스위치를 접속하는 경우에는 전자 기기로부터 전원을 차단하여 오프시 발생하던 누설전류에 의한 전력의 소모를 방지할 수 있는 효과가 있다.
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公开(公告)号：KR1019980045407A
公开(公告)日：1998-09-15
申请号：KR1019960063589
申请日：1996-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: 본 발명은 기둥형 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로, 트랜지스터의 콜렉터와 기판 사이의 캐패시터를 최소화시키기 위한 것이다.
이와같은 본 발명은, 기둥형 바이폴라 트랜지스터에서 트랜치 내부에 폴리실리콘을 형성하고, 그 폴리실리콘으로부터 확산되어 제1,2기둥의 아래에 불순물 확산영역을 형성함과 아울러 제2기둥에 불순물이 확산된 싱크를 형성함에 특징이 있다. 따라서 본 발명에서는 이러한 고농도 불순물이 트랜지스터 아래로 확산되는 것을 방지하기 위한 구조를 제시한다.-
公开(公告)号：KR1019980020690A
公开(公告)日：1998-06-25
申请号：KR1019960039264
申请日：1996-09-11
IPC: H04L12/43
Abstract: 본 발명은 동기식 다중화 구조에서 DS-1의 망 신호와 TUG-2의 시스템 신호를 동기시켜 송수신하기 위한 VC-11와 TUG-2의 통합 기능 실현장치에 관한 것으로서, 종래 기술에서 관련 회로가 복잡해지고, 칩의 면적이 많이 소요되었던 문제점을 해결하기 위해, 본 발명은 송신부 및 수신부에 각각 1개의 FIFO 버퍼만을 사용하여 망과 시스템간의 데이타를 변환하기 위해 그 송신 FIFO 버퍼의 입력이 1.544Mbps DS-1신호이고, 출력은 경로 오버헤드 및 포인터의 공간을 포함하고 있는 1.728 Mbps TU-11 프레임이며, 그 수신 FIFO 버퍼의 입력이 경로 오버헤드 및 포인터가 제거된 1.728Mbps TU-11신호이고, 출력은 1.544Mbps DS-1신호가 된다.
이와 같은 송수신 FIFO 버퍼는 각각 읽기클럭 발생부와 쓰기클럭 발생부에서 발생된 클럭에 따라 데이타가 입출력된다.
이러한 본 발명은 회로를 간단하게 하고, 칩의 면적도 감소할 수가 있는 것이다. -
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