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公开(公告)号：KR100148458B1
公开(公告)日：1998-11-02
申请号：KR1019950042113
申请日：1995-11-18
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지탈 이동통신 시스템의 제어국을 구성하는 호제어 서브 시스템의 구조에 관한 것으로, 제어국에 위치하여 메세지 처리 기능, 호처리 제어, 핸드오프 지원 기능, 제어국 유지보수 기능, 메세지의 포맷 기능을 용이하게 수행하기 위해 이동제어국 통신망, 주 프로세서장치, 제어국 망정합장치, 이중화 정합장치, 프로세서간 통신용 정합장치를 포함하여 구성되어, 이동호의 처리를 위하여 제어국과 이동교환기간의 호제어 메세지의 교환을 위한 제어 메세지 경로 제공 및 교환기로부터 수신한 메세지를 기지국 및 제어국의 패킷 포맷 형태로 변환하여 제어국 망정합장치를 통해 이동제어국 통신망에 전송하는 기능을 효과적으로 수행한다.
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公开(公告)号：KR100141348B1
公开(公告)日：1998-07-01
申请号：KR1019940036025
申请日：1994-12-22
Applicant: 한국전자통신연구원
IPC: H04B7/26
Abstract: 본 발명은 CDMA 이동통신 각 제어국을 연결하기 위하여 계층상으로 상위 네트워크이고 제어국간에 중간 네트워크 역할을 수행하는 다수개의 루우터 네트워크로 구성된 CDMA 이동통신 제어국 네트워크 구조에 관한 것으로, 기지국 네트워크인 BIN(BTS Interconnection Network)과 SBS(Selector Bank Subsystem)간의 CDMA 트래픽 정보와 BIN과 CCP(Call Contral Processor)간의 제어 정보와 관련한 메세지 루팅 기능을 수행하는 다수의 LCIN(Local CDMA Interconnection Network)(205)간의 통신에서 발생할수 있는 메세지의 흡수를 일정하게 유지시키고, 상기 LCIN(205) 상위에 상기 LCIN(205)간의 분산된 통신 경로를 제공하는 동일한 레벨의 GCIN(200)을 두고, 상기 다수의 LCIN(205)간의 트래픽 용량에 따라 다수의 GCIN(200)으로 확장시키도록 이루어진다. 따라서 본 발명은 제어국간의 망형 토플로지에서 네트워크 수의 증가에 따라 네트워크간의 링크 수가 기하 급수적으로 증가되어 단위 네트워크의 노드 수용 능력을 초과하게 되는 문제점을 해결하고, 망형 토플로지에서 적용되기 곤란한 셀프 루팅을 변형된 망형 토플로지로 가능하게 하며, 메세지 폭주에 따른 특정 네트워크의 과부하를 사전에 방지할 수 있는 효과가 있다.
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公开(公告)号：KR100135917B1
公开(公告)日：1998-06-15
申请号：KR1019940034787
申请日：1994-12-17
Applicant: 한국전자통신연구원
Abstract: 본 발명은 노드 유지 보수 버스의 이중화 장치에 관한 것으로, 이중화 제어선(108)으로 연결되어 있는 제1 및 제2 노드 유지 보수 장치(101, 102); M 버스를 이용하여 상기 제1 및 제2 노드 유지 보수 장치(101, 102)에 연결되는 다수의 노드를 구비하고 있으며 이동 통신 시스팀의 프로세서간 통신 경로를 제공하는 노드들과 노드 유지 보수 장치간의 유지 보수용 버스를 이중화로 운용하여 M 버스에 대한 신뢰성을 향상시키는 효과가 있다.
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公开(公告)号：KR1019970031422A
公开(公告)日：1997-06-26
申请号：KR1019950042113
申请日：1995-11-18
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지탈 이동통신 시스템의 제어국을 구성하는 호제어 서브 시스템의 구조에 관한 것으로, 제어국에 위치하여 메세지 처리 기능, 호처리 제어, 핸드오프 지원 기능, 제어국 유지보수 기능, 메세지의 포맷 기능을 용이하게 수행하기 위해 이동제어국 통신망, 주 프로세서장치, 제어국 망정합장치, 이중화 정합장치, 프로세서간 통신용 정합장치를 포함하여 구성되어, 이동호의 처리를 위하여 제어국과 이동교환기간의 호제어 메세지의 교환을 위한 제어 메세지 경로 제공 및 교환기로부터 수신한 메세지를 기지국 및 제어국의 팻킷 포맷 형태로 변환하여 제어국 망정합장치를 통해 이동제어국 통신망에 전송하는 기능을 효과적으로 수행한다.
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公开(公告)号：KR1019970009755B1
公开(公告)日：1997-06-18
申请号：KR1019940036023
申请日：1994-12-22
Applicant: 한국전자통신연구원
Abstract: A frame address tester which controls a transmission path of a message frame in a communication node between highly efficient processors is disclosed. In the tester, a frame transmitting controller(200) delays and transmits 9 bit parallel data of a received message frame by predetermined data clocks. A frame receiving register(203) stores 5 bytes from a starting flag among 8 bit parallel data. A forced insertion zero bit deleting device(204) deletes a forced insertion zero bit among destination addresses transmitted from frame receiving register(203) to form a pure address of 3 bytes. A data mapping processor(206) reconstructs a location of 3 bytes for a path control from forced insertion zero bit deleting device(204). An address register controller(213) receives and transmits external data, address, data writing and reading control signals, and initializes an inner address of 3 bytes.
Abstract translation: 公开了一种在高效处理器之间控制通信节点中的消息帧的传输路径的帧地址测试器。 在测试器中，帧发送控制器（200）通过预定的数据时钟延迟和发送接收到的消息帧的9位并行数据。 帧接收寄存器（203）从8位并行数据中的起始标志存储5个字节。 强制插入零位删除装置（204）删除从帧接收寄存器（203）发送的目的地地址中的强制插入零比特，以形成3字节的纯地址。 数据映射处理器（206）从强制插入零位删除装置（204）重建用于路径控制的3字节的位置。 地址寄存器控制器（213）接收和发送外部数据，地址，数据写入和读取控制信号，并初始化3个字节的内部地址。
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Patent Agency Ranking
公开(公告)号：KR1019960013977B1
公开(公告)日：1996-10-10
申请号：KR1019930026435
申请日：1993-12-03
Applicant: 한국전자통신연구원
IPC: H04Q3/64
Abstract: A device using the method has a central inter-processor communication unit(CIPCU)(601) for connecting an IPCU(600) with a lower IPCU and providing a multi-casting communication. The method includes the steps of; classifying a message frame, consisting of message frame node addresses, and consisting of message frame inter-processor communication unit(IPCU)(600) address.
Abstract translation: 使用该方法的装置具有用于将IPCU（600）与较低IPCU连接并提供多播通信的中央处理器间通信单元（CIPCU）（601）。 该方法包括以下步骤： 分类消息帧，由消息帧节点地址组成，由消息帧处理器间通信单元（IPCU）（600）地址组成。
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公开(公告)号：KR1019960028634A
公开(公告)日：1996-07-22
申请号：KR1019940036022
申请日：1994-12-22
Applicant: 한국전자통신연구원
Abstract: 본 발명은 CMS(CDMA Mobile System)의 기지국 제어장치(Base Station Controller)과와이동통신 교환기간의 정합을 위한이동통신 교환기의 기지국 제어장치 정합 서브 시스팀에 관한 것으로, CEPT 방식 PCM 중계선과 타 시스팀과의 정합 기능을 수행하는 디지털 중계선 정합장치(3)를 포함하여 구성된다. 이에 따라 본 발명은 이동 통신 교환기와 기지국 제어장치간 통신을 위하여 기존의 전전자 교환기에 서브시스팀의 용량증대를 위한 확장성을 증가시키고, 가장 경제적인 접속을 위한 서브 시스팀의 구현이 용이한 효과가 있다.
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公开(公告)号：KR1019960027487A
公开(公告)日：1996-07-22
申请号：KR1019940033900
申请日：1994-12-13
Applicant: 한국전자통신연구원
IPC: H04B7/216
Abstract: 본 발명은 CMS(CDMA Mobile System)의 기지국 제어장치 네트워크에 관한 것으로, 다수의 프로세서간 통신을 담당하는 CIN : 상기 CIN을 구성하는 각 노드 및 E1 링크 정합장치의 보드의 관리를 담당하는 관리 프로세서 HCIP : 기지국 제어장치를 구성하는 각 프로세서에 프로그램 로딩, 구성 및 감시 제어 기능을 담당하는 BSM : 기지국 제어장치의 경보를 취합 관리하는 ACP; 상기 CIN에 연결된 각 프로세서의 통신 메시지를 거리 제한없이 원격지에 위치한 기지국에 전달하기 위해 IPC의 메시지를 E1 PCM 전송 형태에 맞추어서 전송하기 위한 E1 링크 정합장치; 기지국과 이동통신 교환기간 호 제어 및 소프트웨어 핸드오프 처리를 담당하는 CCP; 및 트래픽 데이터의 분배, 접속 및 중계 기능, 이동국과의 음성정보 송수신 및 프로토콜 메시지의 처리를 담당하는 TSB으로 구성되는 것을 특징으로 하여, CIN의 구성을 변경하면 시스템의 용이하게 확장할 수 있고, 프로세서와 프로세서간에 고속의 통신메시지를 서로 교환하는 것이 필요한 CMS(CDMA Mobile System)의 기지국 제어장치의 구현할 수 있는 효과가 있다.
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公开(公告)号：KR1019960025073A
公开(公告)日：1996-07-20
申请号：KR1019940036024
申请日：1994-12-22
Applicant: 한국전자통신연구원
Abstract: 본 발명은 고성능 프로세서간 통신망의 단위 네트워크를 구성하는 시스팀 백 프레인 버스상의 노드 수용능력을 증대시키고, 메세지 프레임의 고속 전송을 통해 경로 지연시간을 최소화시키며, 단일 보드상에 물리적으로 가능한 한계까지 다수의 노드를 집적시켜 경제성을 도모하기 위한 것으로서 프로세서 또는 타 네트워크와 연결되어 메세지 프레임의 경로 제어를 수행하는 고성능 프로세서간 통신망의 노드 모듈에 관한 것으로, 단위 네트워크에 대용량 노드를 수용 가능하게 하므로서 경제성을 향상시키고, HDLC 포맷의 직렬 데이타를 노드 모쥴내에서 병렬 전송처리하게 하므로서 고속의 메세지 교환을 통한 경로 지연시간을 최소화시켜 네트워크의 서비스 품질을 향상시킬 수 있는 효과가 있다.
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公开(公告)号：KR1019960003096B1
公开(公告)日：1996-03-04
申请号：KR1019930027120
申请日：1993-12-09
Applicant: 한국전자통신연구원
IPC: H03M13/00
Abstract: The error occurred during when an error generated in the former is processed is detected by the circuit. The circuit comprises a latch(200) for latching an error data, a comparator(500) for discriminating error by comparing output signal of the latch(200) and error input signals transmitted through data lines, an address decoder(600) for generating an error read signal by decoding an error address signal transmitted from a CPU, a decoder(300) for switching output signal of the latch(200) according to the output signal of the decoder(600), an output buffer controller(100) for generating buffer enable signal according to the output signal of the decoder(600), and an output buffer(400) for outputting the output signal of the decoder(300) through data lines.
Abstract translation: 当电路检测到前者中产生的错误被处理时发生的错误。 该电路包括用于锁存错误数据的锁存器（200），用于通过比较锁存器（200）的输出信号和通过数据线传输的误差输入信号来鉴别误差的比较器（500），用于产生 解码器（300），用于根据解码器（600）的输出信号切换锁存器（200）的输出信号的解码器（300），用于产生解码器（600）的输出缓冲器控制器 根据解码器（600）的输出信号的缓冲器使能信号，以及用于通过数据线输出解码器（300）的输出信号的输出缓冲器（400）。
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