公开(公告)号：BR112020025664A2

公开(公告)日：2021-03-23

申请号：BR112020025664

申请日：2019-07-05

Applicant: PANASONIC IP CORP AMERICA

Inventor： CHONG SOON LIM ,  HAI WEI SUN ,  HAN BOON TEO ,  JING YA LI ,  KIYOFUMI ABE ,  RU LING LIAO ,  SUGHOSH PAVAN SHASHIDHAR ,  TADAMASA TOMA ,  TAKAHIRO NISHI

IPC: H04N19/52

Abstract: dispositivo codificador, dispositivo decodificador, método de codificação e método de decodificação. a presente invenção refere-se a um dispositivo codificador (100) que inclui o conjunto de circuitos (160) e a memória (162) conectada ao conjunto de circuitos (160). durante a operação, o conjunto de circuitos (160): seleciona uma primeira tabela a ser utilizada para uma partição atual, a ser codificada em uma imagem de um vídeo, dentre as tabelas que são utilizadas para corrigir um vetor de movimento de base em uma direção predeterminada, utilizando um valor de correção especificado por um índice, as tabelas incluindo valores de correção que apresentam diferenças variáveis entre os índices; escreve um parâmetro que indica um primeiro índice a ser selecionado dentre os índices incluídos na primeira tabela; e codifica a partição atual utilizando o vetor de movimento de base corrigido utilizando um valor de correção especificado pelo primeiro índice.

公开(公告)号：BR112020021187A2

公开(公告)日：2021-03-02

申请号：BR112020021187

申请日：2019-06-07

Applicant: PANASONIC IP CORP AMERICA

Inventor： KIYOFUMI ABE ,  TADAMASA TOMA ,  TAKAHIRO NISHI

IPC: H04N19/12 ,  H04N19/157 ,  H04N19/176

Abstract: "codificador, decodificador, método de codificação, e método de decodificação". a presente invenção refere-se um dispositivo de codificação (100) com um circuito e uma memória. em um bloco a ser processado dentre uma pluralidade de blocos que tem uma pluralidade de tamanhos de bloco, o circuito executa, utilizando a memória, um processo de conversão para ademais aplicar uma segunda conversão de tamanhos de bloco comum a uma pluralidade de blocos para um coeficiente de conversão no qual uma conversão primária é aplicada a um sinal residual de predição. na conversão secundária do tamanho de bloco comum, o circuito seleciona uma base de conversão dentro de um grupo de candidatos que está configurado a partir de um ou mais candidatos de uma base de conversão e difere dependendo do tamanho de bloco do bloco a ser processado.

公开(公告)号：BR112020002254A2

公开(公告)日：2020-08-04

申请号：BR112020002254

申请日：2018-08-10

Applicant: PANASONIC IP CORP AMERICA

Inventor： CHONG SOON LIM ,  HAI WEI SUN ,  HAN BOON TEO ,  JING YA LI ,  KIYOFUMI ABE ,  RU LING LIAO ,  RYUICHI KANOH ,  SUGHOSH PAVAN SHASHIDHAR ,  TADAMASA TOMA ,  TAKAHIRO NISHI

IPC: H04N19/117 ,  H04N19/157 ,  H04N19/80

Abstract: um codificador de imagem refere-se a, incluindo um conjunto de circuitos e uma memória acoplada ao conjunto de circuitos. o conjunto de circuitos, em operação, realiza uma operação de suavização de limite ao longo de um limite entre uma primeira partição, que possui um formato não retangular (por exemplo, um formato triangular), e uma segunda partição, que são divididas a partir de um bloco de imagem. a operação de suavização de limite inclui a primeira previsão de primeiros valores de um conjunto de pixels da primeira partição ao longo do limite, a utilização da informação da primeira partição; a segunda previsão de segundos valores do conjunto de pixels da primeira partição ao longo do limite, utilizando a informação da segunda partição; a ponderação dos primeiros valores e dos segundos valores; e a codificação da primeira partição utilizando os primeiros valores ponderados e os segundos valores ponderados.

公开(公告)号：BR112020002205A2

公开(公告)日：2020-07-28

申请号：BR112020002205

申请日：2018-08-10

Applicant: PANASONIC IP CORP AMERICA

Inventor： CHONG SOON LIM ,  HAI WEI SUN ,  HAN BOON TEO ,  JING YA LI ,  KIYOFUMI ABE ,  RU LING LIAO ,  RYUICHI KANOH ,  SUGHOSH PAVAN SHASHIDHAR ,  TADAMASA TOMA ,  TAKAHIRO NISHI

IPC: H04N19/537 ,  H04N19/70

Abstract: a presente invenção refere-se a um codificador de imagem, que inclui os circuitos e uma memória acoplada ao circuito. os circuitos, em operação, executam uma operação de sintaxe da divisão, que inclui: dividir um bloco de imagem em uma pluralidade de divisões, que inclui uma primeira divisão com uma forma não retangular (por exemplo, uma forma triangular) e uma segunda divisão com base em um parâmetro de divisão indicativo da divisão; codificar a primeira divisão e a segunda divisão; e gravar um ou mais parâmetros, que incluem o parâmetro de divisão em um fluxo de bits.

公开(公告)号：BR112020001579A2

公开(公告)日：2020-07-21

申请号：BR112020001579

申请日：2018-09-20

Applicant: PANASONIC IP CORP AMERICA

Inventor： KIYOFUMI ABE ,  RYUICHI KANOH ,  TADAMASA TOMA ,  TAKAHIRO NISHI ,  TAKASHI HASHIMOTO

IPC: H04N19/105 ,  H04N19/146 ,  H04N19/156 ,  H04N19/167 ,  H04N19/436 ,  H04N19/52

Abstract: a presente invenção refere-se a um dispositivo de codificação (100) que compreende um circuito (160) e uma memória (162). em um caso onde o circuito (160) utilizando memória (162), codifica um bloco em objeto em um modo de interpredição para executar uma pesquisa de movimento em um dispositivo de decodificação (modo de mesclagem em s201), o circuito: deriva um primeiro vetor de movimento do bloco em objeto (s203); armazena o primeiro vetor de movimento derivado na memória (162); deriva um segundo vetor de movimento do bloco em objeto (s204); gera uma imagem predita do bloco em objeto por compensação de movimento utilizando o segundo vetor de movimento (s208); e na derivação do primeiro vetor de movimento, utiliza o primeiro vetor de movimento de um bloco processado para derivar o primeiro vetor de movimento do bloco em objeto.

公开(公告)号：BRPI0306684B1

公开(公告)日：2018-03-13

申请号：BRPI0306684

申请日：2003-10-06

Applicant: GODO KAISHA IP BRIDGE 1 ,  MATSUSHITA ELECTRIC IND CO LTD ,  PANASONIC CORP ,  PANASONIC IP CORP AMERICA

Inventor： KIYOFUMI ABE ,  SATOSHI KONDO ,  SHINYA KADONO

IPC: H04N19/109 ,  G06T9/00 ,  H04N7/26 ,  H04N7/46 ,  H04N7/50 ,  H04N19/16 ,  H04N19/573 ,  H04N19/577 ,  H04N19/593

Abstract: método de codificação de imagem em movimento e método de decodificação de imagem em movimento". a presente invenção refere-se a um aparelho de codificação de imagem em movimento inclui uma unidade de codificação de compensação de movimento (107) para decidir um modo de codificação para codificar um bloco corrente a ser codificado e para gerar dados de imagem por prognóstico baseado no modo de codificação; e uma unidade de julgamento de habilitação/desabilitação de modo direto (109) para julgar se o processamento escalar pode ser executado ou não quando o modo de codificação decidido pela unidade de codificação de compensação de movimento (107) é um modo direto temporal. quando se é julgado que o processamento escalar não pode ser executado, a unidade de codificação de compensação de movimento (107) executa a compensação de movimento utilizando-se outro modo de codificação ou sem o processamento escalar.

公开(公告)号：BRPI0303566B1

公开(公告)日：2018-02-06

申请号：BRPI0303566

申请日：2003-03-27

Applicant: GODO KAISHA IP BRIDGE 1 ,  MATSUSHITA ELECTRIC IND CO LTD ,  PANASONIC CORP ,  PANASONIC IP CORP AMERICA

Inventor： KIYOFUMI ABE ,  MAKOTO HAGAI ,  SATOSHI KONDO ,  SHINYA KADONO

IPC: H04N19/13 ,  G06T9/00 ,  H03M7/30 ,  H03M7/40 ,  H04N19/107 ,  H04N19/132 ,  H04N19/134 ,  H04N19/137 ,  H04N19/157 ,  H04N19/176 ,  H04N19/189 ,  H04N19/196 ,  H04N19/423 ,  H04N19/50 ,  H04N19/51 ,  H04N19/60 ,  H04N19/61 ,  H04N19/91

Abstract: "método de codificação de imagem e método de decodificação de imagem". a presente invenção refere-se a método que inclui as unidades a seguir: uma unidade de detecção de número de coeficiente (109) para a detecção do número de coeficientes o qual tem um outro valor além de 0 para cada bloco, de acordo com o coeficiente gerado, uma unidade de armazenamento de número de coeficiente (110), para o armazenamento do número de coeficientes detectado, uma unidade de codificação de número de coeficiente (111) para a seleção de uma tabela para uma codificação de comprimento variável, com base nos números de coeficientes nos blocos codificados localizados na periferia de um bloco atual a ser codificado com referência à tabela selecionada para codificação de comprimento variável, de modo a se realizar a codificação de comprimento variável para o número de coeficientes.

公开(公告)号：PT2271108T

公开(公告)日：2016-08-17

申请号：PT10182783

申请日：2003-02-26

Applicant: PANASONIC IP CORP AMERICA

Inventor： SATOSHI KONDO ,  SHINYA KADONO ,  MAKOTO HAGAI ,  KIYOFUMI ABE

IPC: H04N19/102 ,  H04N19/573 ,  G06T9/00 ,  H03M7/36 ,  H04N19/105 ,  H04N19/109 ,  H04N19/114 ,  H04N19/137 ,  H04N19/139 ,  H04N19/176 ,  H04N19/196 ,  H04N19/423 ,  H04N19/50 ,  H04N19/51 ,  H04N19/577 ,  H04N19/91

公开(公告)号：BR112022008605A2

公开(公告)日：2022-10-11

申请号：BR112022008605

申请日：2020-12-08

Applicant: PANASONIC IP CORP AMERICA

Inventor： VIRGINIE DRUGEON ,  TAKAHIRO NISHI ,  KIYOFUMI ABE ,  TADAMASA TOMA ,  YUSUKE KATO

IPC: H04N19/70

Abstract: CODIFICADOR E DECODIFICADOR. A presente invenção refere-se a um codificador (100) que inclui circuitos e memória acoplados ao circuito. O circuito: atribui um índice de fatia ao nível de imagem e um índice de fatia ao nível de subimagem a cada uma das fatias, o índice de fatia ao nível de imagem sendo atribuído a um nível de imagem, o índice de fatia ao nível de subimagem atribuído a um nível de subimagem; para cada uma das fatias, codifica o índice de fatia ao nível de subimagem da fatia em um cabeçalho de fatia da fatia; e codifica cada uma das fatias em um fluxo de bits. O índice de fatia ao nível de imagem atribuído a uma fatia atual a ser processada que está incluída em uma subimagem atual a ser processada é calculado adicionando (i) o índice de fatia ao nível de subimagem da fatia atual e (ii) um número total de fatias incluídas em uma ou mais subimagens que foram codificadas antes da subimagem atual das subimagens.

公开(公告)号：BR122022013317A2

公开(公告)日：2022-09-13

申请号：BR122022013317

申请日：2021-02-01

Applicant: PANASONIC IP CORP AMERICA

Inventor： TAKAHIRO NISHI ,  TADAMASA TOMA ,  KIYOFUMI ABE

IPC: H04N19/30 ,  H04N19/597 ,  H04N19/70

Abstract: CODIFICADOR, DECODIFICADOR E MEIO LEGÍVEL POR COMPUTADOR NÃO TRANSITÓRIO. A presente invenção refere-se a um codificador (100) que inclui circuitos e memória conectados ao mesmo. Em operação, o circuito: alterna entre codificar um primeiro sinalizador, de acordo com o uso de um esquema de codificação multicamada para codificar uma ou mais imagens, o primeiro sinalizador indicando se é permitido o uso de uma ou mais imagens de referência intercamadas para previsão intercamadas.