公开(公告)号：FR3112018A1

公开(公告)日：2021-12-31

申请号：FR2006890

申请日：2020-06-30

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE

IPC: G11C13/02 ,  H01L27/24

Abstract: Isolation de cellules mémoire à changement de phase La présente description concerne un dispositif mémoire comprenant des cellules mémoire (12) à changement de phase, les parois latérales de chaque cellule étant recouvertes d'une première couche d'isolement électrique (24) et d'au moins un premier (28, 29) matériau d'isolement thermique, et un procédé de fabrication d’un tel dispositif. Figure pour l'abrégé : Fig. 1A

公开(公告)号：FR3066310B1

公开(公告)日：2020-01-24

申请号：FR1754198

申请日：2017-05-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  JEANNOT SIMON ,  WEBER OLIVIER

IPC: G11C11/40

Abstract: L'invention concerne une cellule mémoire comprenant un point mémoire (20, 21) de type RAM résistive et un transistor de sélection (22, 23), dans laquelle le point mémoire est disposé sur un flanc du transistor de sélection.

公开(公告)号：FR3056010B1

公开(公告)日：2018-10-26

申请号：FR1658405

申请日：2016-09-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  FAGOT JEAN-JACQUES

IPC: G11C5/00 ,  H01L21/335

公开(公告)号：FR3023647A1

公开(公告)日：2016-01-15

申请号：FR1456740

申请日：2014-07-11

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  DELALLEAU JULIEN

IPC: G11C5/00

Abstract: L'invention concerne une mémoire sur substrat semi-conducteur (SUB), comprenant : au moins une ligne de donnée (DL), au moins une ligne de sélection (SL), au moins une ligne de référence (RL), au moins une cellule mémoire (MC11, MC12) comprenant un transistor de sélection (ST11) ayant une grille de contrôle (GT1) connectée à la ligne de sélection, une première borne de conduction connectée à un élément à impédance variable (VZ), le transistor de sélection et l'élément à impédance variable reliant la ligne de référence à la ligne de donnée, le transistor de sélection (ST11) comprenant une grille verticale enterrée (GT1) réalisée dans une tranchée (11) formée dans le substrat (SUB), et une région de canal (CH) en regard d'une première face de la tranchée, entre une première région dopée profonde (SDP1) et une seconde région dopée (DDP) à la surface du substrat reliée à l'élément à impédance variable (VZ).

公开(公告)号：FR2987696B1

公开(公告)日：2014-11-21

申请号：FR1251969

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8239

公开(公告)号：FR3000839A1

公开(公告)日：2014-07-11

申请号：FR1350134

申请日：2013-01-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE

IPC: H01L21/335 ,  H01L29/772

Abstract: La présente invention concerne un procédé de fabrication d'un transistor MOS vertical, comprenant les étapes consistant à : former, au-dessus d'une surface de semi-conducteur (1), une couche conductrice (4) dans au moins une couche diélectrique (3) ; graver un trou (5) à travers au moins la couche conductrice, le trou exposant un bord latéral intérieur (4") de la couche conductrice et une portion (1') de la surface de semi-conducteur ; former un oxyde de grille (6) sur le bord latéral intérieur (4") de la couche conductrice et un oxyde de fond (7) sur la portion (1') de la surface de semi-conducteur ; former une paroi latérale de protection contre la gravure (9) sur le bord latéral du trou (5), la paroi latérale recouvrant l'oxyde de grille (6) et une région extérieure (7') de l'oxyde de fond (7), laissant une région intérieure (7") de l'oxyde de fond exposée ; graver la région intérieure exposée (7") de l'oxyde de fond jusqu'à atteindre la surface de semi-conducteur ; et déposer (S6) un matériau semi-conducteur (10) dans le trou.

公开(公告)号：FR2987697A1

公开(公告)日：2013-09-06

申请号：FR1251968

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8246 ,  H01L23/12 ,  H01L27/112

Abstract: L'invention concerne un procédé de fabrication d'une mémoire non volatile comprenant au moins deux cellules mémoire (C31, C32) comportant chacune un transistor à accumulation de charges (FGT31, FGT32) en série avec un transistor de sélection (ST31, ST32), comprenant les étapes consistant à réaliser une grille enterrée (SGC) dans le substrat; implanter, le long d'un premier bord supérieur de la grille enterrée (SGC), une première région dopée (n2) formant une région de drain du transistor de sélection (ST31) d'une première cellule mémoire, et, le long d'un second bord supérieur de la grille enterrée, une seconde région dopée (n2) formant une région de drain du transistor de sélection (ST32) d'une seconde cellule mémoire (C32), et une étape consistant à implanter une troisième région dopée (NISO) s'étendant le long de deux bords inférieurs de la grille enterrée et formant une région de source (S) des transistors de sélection.

公开(公告)号：FR2978294A1

公开(公告)日：2013-01-25

申请号：FR1156606

申请日：2011-07-21

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE

IPC: H01L21/335 ,  G11C16/02 ,  H01L21/8247

Abstract: Procédé de fabrication d'un transistor, comprenant la formation de régions de source (22) et de drain (23) dans un substrat (21), et d'une grille flottante (25) comprenant des nanoparticules (32) électriquement conductrices aptes à accumuler des charges électriques, caractérisé en ce qu'il comprend les étapes suivantes : - désoxydation d'une partie de la grille flottante (25) située du côté de la source (22) ; - oxydation de l'espace (28) résultant de la désoxydation précédente pour former une couche isolante (31) du côté de la source (22).

公开(公告)号：FR2880473B1

公开(公告)日：2007-04-06

申请号：FR0453260

申请日：2004-12-30

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE

IPC: H01L21/8246 ,  G11C11/15 ,  H01L27/22 ,  H01L43/12

Abstract: A memory element for a magnetic RAM, contained in a recess of an insulating layer, the recess including a portion with slanted sides extending down to the bottom of the recess, the memory element including a first magnetic layer portion substantially conformally covering the bottom of the recess and the recess portion with slanted sides and in contact, at the level of the bottom of the recess, with a conductive portion, a non-magnetic layer portion substantially conformally covering the first magnetic layer portion and a second magnetic layer portion covering the non-magnetic layer portion.

公开(公告)号：FR2880474A1

公开(公告)日：2006-07-07

申请号：FR0453261

申请日：2004-12-30

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE

IPC: H01L21/8246 ,  G11C11/15 ,  H01L27/22 ,  H01L43/12

Abstract: L'invention concerne un élément mémoire (96) pour mémoire magnétique vive, comprenant une première portion magnétique (82) dans un premier évidement (64) d'une première couche isolante (62) ; et une portion non magnétique (92) et une seconde portion magnétique (94) dans un second évidement (86) d'une seconde couche isolante (84) recouvrant la première couche isolante, le second évidement exposant la première portion magnétique et une partie de la première couche isolante autour de la première portion magnétique, la portion non magnétique étant interposée entre les première et seconde portions magnétiques.