公开(公告)号：FR3059144B1

公开(公告)日：2019-05-31

申请号：FR1661346

申请日：2016-11-22

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  FORNARA PASCAL ,  BOUTON GUILHEM ,  LISART MATHIEU

IPC: H01L21/04 ,  H05K1/02

Abstract: Circuit intégré, comprenant une partie d'interconnexion (PITX) comportant au moins un niveau de vias (V1) situé entre un niveau de métallisation inférieur (M2), recouvert d'une couche d'encapsulation isolante (C1) et d'une couche isolante inter niveaux de métallisation (C2), et un niveau de métallisation supérieur (M2), et au moins une discontinuité électrique (CS3) entre au moins un via (V11) dudit niveau de vias et au moins une piste (P1) dudit niveau de métallisation inférieur, ladite au moins une discontinuité électrique comportant une couche isolante additionnelle (CS3), de composition identique à celle de la couche isolante inter niveaux de métallisation (C2), située entre ledit au moins un via (V11) et ladite au moins une piste (P10) et bordée par ladite couche d'encapsulation (C1).

公开(公告)号：FR3059145A1

公开(公告)日：2018-05-25

申请号：FR1661347

申请日：2016-11-22

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  FORNARA PASCAL ,  BOUTON GUILHEM ,  LISART MATHIEU

IPC: H01L21/04 ,  H05K1/02

Abstract: Circuit intégré, comprenant au-dessus d'un substrat semiconducteur (SB) une multitude de plots électriquement conducteurs situés respectivement entre des zones de composants du circuit intégré et un premier niveau de métallisation du circuit intégré et enrobés dans une région isolante (RIS2), ladite multitude de plots comportant des premiers plots (PLT1) en contact électrique avec des premières zones de composant correspondantes (Z1) et au moins un deuxième plot non en contact électrique avec une deuxième zone de composant correspondante (Z2), de façon à former au moins une discontinuité électrique.

公开(公告)号：FR3003962B1

公开(公告)日：2016-07-22

申请号：FR1352894

申请日：2013-03-29

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOUTON GUILHEM ,  REGNIER PATRICK

IPC: G03F1/70

Abstract: Procédé d'élaboration d'un masque de photolithographie destiné à la formation de plots de contact électriquement conducteurs entre des pistes d'un niveau de métallisation et des zones électriquement actives de circuits intégrés réalisés dans et sur une plaquette semi-conductrice, comprenant une élaboration (10) d'une première région de masque (RM1) comportant des premières zones d'ouvertures (30) destinées à la formation desdits plots de contact et possédant un premier taux d'ouverture inférieur à une valeur seuil, et une élaboration (11) d'une deuxième région de masque (RM2) comportant des zones d'ouvertures supplémentaires, le taux global d'ouverture dudit masque (MQ) étant supérieur ou égal à ladite valeur seuil.

公开(公告)号：FR2966952A1

公开(公告)日：2012-05-04

申请号：FR1059054

申请日：2010-11-03

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOUTON GUILHEM

IPC: G06F17/50 ,  H01L27/00

Abstract: Le circuit intégré comportant un bloc analogique et un bloc numérique dans et/ou sur un même substrat; au moins une partie d'une première portion (BA2) du circuit intégré correspondant au bloc analogique est réalisé dans une technologie native et une deuxième portion (BN2) du circuit intégré correspondant audit bloc numérique est réalisée dans une version technologique réduite associée à ladite technologie native.