公开(公告)号：JP4603641B2

公开(公告)日：2010-12-22

申请号：JP12050599

申请日：1999-04-27

Applicant: ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングRobert Bosch Gmbh

Inventor： フォッセンベルク ハインツ−ゲオルク ,  レルマー フランツ ,  スカパ ヘルムート ,  ミュンツェル ホルスト ,  オッフェンベルク ミヒャエル

IPC: G01P15/125 ,  H01L29/84 ,  B62D57/00 ,  B81B3/00 ,  B81B7/00 ,  B81C1/00 ,  B81C3/00 ,  G01P1/02 ,  G01P15/08

CPC classification number: G01P15/0802 ,  B81B2201/0235 ,  B81C1/00571 ,  B81C2201/0109 ,  B81C2201/014 ,  B81C2201/056 ,  B81C2203/0109 ,  G01P1/023

公开(公告)号：JP2010514584A

公开(公告)日：2010-05-06

申请号：JP2009544473

申请日：2007-12-31

Applicant: エヌエックスピー ビー ヴィNxp B.V.

Inventor： コスター，ロナルド ,  デン・デッカー，アーノルダス ,  ノッター，ダーク・エム ,  バン・スクシャイク，ロバータス・テー・エフ

IPC: B81C1/00

CPC classification number: B81C1/00595 ,  B81C2201/014

Abstract: 本発明は、エッチング液が当初接触する面から反対側のエッチング層の底面までの厚みが２マイクロメートルを超えるエッチング層に、フィーチャをエッチングする方法に関する。 当該フィーチャは、エッチング層内のフィーチャ横方向位置にあって、底面において限界横方向長さを有する。 この方法は、基板層上のフィーチャ横方向位置において、マスク層材料からマスクフィーチャを形成するステップを備える。 当該マスクフィーチャは、限界横方向長さを有する。 エッチング層は、マスクフィーチャ上および基板層上に、厚みが２マイクロメートルを超えるまで、マスク層材料に対し選択的にエッチングされるエッチング層材料から堆積される。 その後、マスク層材料に対しエッチング層材料を選択的に除去するエッチング液を用いて、エッチング層内の第一の横方向位置において、限界横方向長さよりも大きい横方向長さを有する、フィーチャがエッチングされる。

公开(公告)号：JP2010074143A

公开(公告)日：2010-04-02

申请号：JP2009147942

申请日：2009-06-22

Applicant: Commissariat A L'energie Atomique ,  コミサリア ア レネルジィ アトミーク

Inventor： PERRUCHOT FRANCOIS ,  DIEM BERNARD ,  LARREY VINCENT ,  CLAVELIER LAURENT ,  DEFAY EMMANUEL

IPC: H01L21/02 ,  B81C1/00 ,  H01L27/12 ,  H01L29/84 ,  H03H3/02

CPC classification number: B81C1/00238 ,  B81B2201/0271 ,  B81C1/00357 ,  B81C2201/0115 ,  B81C2201/014 ,  B81C2201/0191

Abstract: PROBLEM TO BE SOLVED: To provide a method for forming MEMS/NEMS made of monocrystalline silicon using SOI technology.
SOLUTION: The method includes: a step of forming a monocrystalline first stop layer on a monocrystalline layer of a first substrate; a step of epitaxially growing a monocrystalline mechanical layer 3 on the first stop layer out of at least one material that is different from that of the stop layer; a step of forming a sacrificial layer 4 on the mechanical layer 3 out of a material that is suitable for being etched selectively relative to the mechanical layer 3; a step of forming a bonding layer 50 on the sacrificial layer 4; a step of bonding a second substrate 6 on the bonding layer 50; and a step of eliminating the first substrate and the stop layer to reveal the surface 3
1 of the mechanical layer 3 opposite from the sacrificial layer 4; wherein an active element is formed with at least a portion of the mechanical layer 3.
COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题：提供一种使用SOI技术形成由单晶硅制成的MEMS / NEMS的方法。 解决方案：该方法包括：在第一衬底的单晶层上形成单晶第一阻挡层的步骤; 在与停止层不同的至少一种材料中在第一停止层上外延生长单晶机械层3的步骤; 在适于相对于机械层3选择性蚀刻的材料中在机械层3上形成牺牲层4的步骤; 在牺牲层4上形成接合层50的步骤; 将第二基板6接合在接合层50上的步骤; 以及消除第一基板和停止层以露出与牺牲层4相对的机械层3的表面3 1 的步骤; 其中活性元件形成有机械层3的至少一部分。版权所有（C）2010，JPO＆INPIT

公开(公告)号：JP2010045333A

公开(公告)日：2010-02-25

申请号：JP2009147957

申请日：2009-06-22

Applicant: Commissariat A L'energie Atomique ,  コミサリア ア レネルジィ アトミーク

Inventor： PERRUCHOT FRANCOIS ,  DIEM BERNARD ,  LARREY VINCENT ,  CLAVELIER LAURENT ,  DEFAY EMMANUEL

IPC: H01L29/84 ,  B81C1/00 ,  H01L41/09 ,  H01L41/18 ,  H01L41/22 ,  H01L41/24 ,  H03H3/007 ,  H03H3/02 ,  H03H9/17 ,  H03H9/24

CPC classification number: B81C1/00595 ,  B81B2201/0271 ,  B81C2201/0109 ,  B81C2201/014

Abstract: PROBLEM TO BE SOLVED: To provide a substrate which makes compatible the epitaxial growth of silicon or the other single crystalline material, and has a sacrificial layer having favorable selectivity for chemical etching without being limited by its thickness. SOLUTION: A method of manufacturing a component from an inhomogeneous substrate including first and second parts of at least one type of a single crystalline material and a sacrificial layer formed as a stack formed of at least one single crystalline Si layer located between two single crystalline SiGe layers. The method includes a step of forming at least one opening 20 in the stack located between the first and second parts of the single crystalline material and in the first and/or second part and in a first and/or second SiGe layer so as to reach the Si layer, and a step of removing all or part of the Si layer through the opening. COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题：提供一种使硅或其它单晶材料的外延生长相容的衬底，并且具有对化学蚀刻具有良好选择性的牺牲层，而不受其厚度的限制。 解决方案：一种从非均匀衬底制造组件的方法，其包括至少一种类型的单晶材料的第一和第二部分以及由至少一个单晶Si层形成的堆叠形成的牺牲层，所述至少一个单晶Si层位于两个 单晶SiGe层。 该方法包括在位于单晶材料的第一和第二部分之间的叠层中以及在第一和/或第二部分以及第一和/或第二SiGe层中形成至少一个开口20的步骤，以便达到 Si层，以及通过该开口去除Si层的全部或部分的步骤。 版权所有（C）2010，JPO＆INPIT

公开(公告)号：JP2010003725A

公开(公告)日：2010-01-07

申请号：JP2008158869

申请日：2008-06-18

Applicant: Sumitomo Precision Prod Co Ltd ,  住友精密工業株式会社

Inventor： NOZAWA YOSHIYUKI ,  YAMAMOTO TAKASHI

IPC: H01L21/3065 ,  B81C1/00

CPC classification number: B81C1/00619 ,  B81B2203/033 ,  B81C1/00531 ,  B81C1/00626 ,  B81C2201/0132 ,  B81C2201/014 ,  H01L21/3065 ,  H01L21/30655

Abstract: PROBLEM TO BE SOLVED: To achieve an excellent sidewall shape together with high perpendicularity in the anisotropic dry etching of silicon having an etching stop layer.
SOLUTION: A method of manufacturing a silicon structure has step (c) of etching a silicon region using a low-speed etching condition having the etching speed of the condition of the lowest etching speed among transition etching conditions through etching step (b) using the transition etching condition that the etching speed lowers with the lapse of time from the etching speed of a high-speed etching condition before the place of the highest etching speed in the silicon region is etched up to the etching stop layer by step (a) of performing etching using the high-speed etching condition in the step of dry etching by so-called gas switching.
COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题：在具有蚀刻停止层的硅的各向异性干蚀刻中实现优异的侧壁形状以及高垂直度。 解决方案：制造硅结构的方法具有使用具有通过蚀刻步骤（b）的转变蚀刻条件中具有最低蚀刻速度的条件的蚀刻速度的低速蚀刻条件来蚀刻硅区域的步骤（c） ）使用在硅区域中最高蚀刻速度的位置之前蚀刻速度随着时间的推移而从高速蚀刻条件的蚀刻速度降低的转变蚀刻条件逐步蚀刻到蚀刻停止层（ a）通过所谓的气体切换在干法蚀刻步骤中使用高速蚀刻条件进行蚀刻。 版权所有（C）2010，JPO＆INPIT

公开(公告)号：JP2009525881A

公开(公告)日：2009-07-16

申请号：JP2008546320

申请日：2006-11-15

Applicant: ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングRobert Bosch Gmbh

Inventor： ヴァーグナー トーマス ,  アートマン ハンス ,  シュモルングルーバー ペーター ,  ヴェーバー ヘリベルト

IPC: B81C1/00

CPC classification number: B81C1/00158 ,  B81B3/0081 ,  B81C2201/014

Abstract: 以下の方法ステップを包含する、半導体基板（１）上にダイヤフラム（１００）を作製するための方法が記載される：ａ）半導体基板（１）を用意し；ｂ）該半導体基板（１）に溝（２）を形成し、ただしこの場合、各溝（２）の間に半導体基板（１）から成るウェブ（３）を残しておき；ｃ）前記溝（２）の壁（２１）に沿って熱酸化法によって酸化物層（６１）を形成し；ｄ）先行した方法ステップにおいて半導体基板（１）に形成されたカバー層（７）に進入開口（７）を形成して、半導体基板（１）を前記ウェブ（３）の範囲で露出させ；ｅ）方法ステップｄ）で露出された半導体基板（１）を、前記酸化物層（６１）と前記カバー層（７）とに対して選択的な方法によって等方性エッチングし、この場合、前記ウェブ（３）に前記カバー層（７）の下で、少なくとも１つの溝（２）の酸化物層（６１）によって側方で画定される少なくとも１つの中空室（４）を形成し；ｆ）前記カバー層（７）に設けられた前記進入開口（７１）を閉鎖するために閉鎖層（１００）を析出させる。

公开(公告)号：JP2009515282A

公开(公告)日：2009-04-09

申请号：JP2008538415

申请日：2006-11-02

Applicant: キャベンディッシュ・キネティックス・リミテッド

Inventor： ロベルト カチンチ ,  ロベルト ファン・カンペン

IPC: G11B9/14 ,  B81B3/00 ,  B81C1/00 ,  G11C23/00 ,  H01H51/12 ,  H01H59/00 ,  H01L27/10

CPC classification number: H01H59/0009 ,  B81C1/0015 ,  B81C2201/014 ,  B81C2201/0176 ,  G11C23/00 ,  H01H51/12

Abstract: 不揮発性メモリデバイス、及び不揮発性マイクロエレクトロメカニカルメモリセルを製造する方法。 この方法は、原子層堆積法を用いて犠牲材料第１層を基板上に堆積させる第１の工程を有する。 この方法の第２の工程は、犠牲材料第１層の少なくとも一部分上にカンチレバー（１０１）を設けることである。 第３の工程は、原子層堆積法を用いて犠牲材料第２層を犠牲材料第１層上に、またカンチレバーの一部が犠牲材料によって囲まれるようにカンチレバーの一部の上に堆積させることである。 第４の工程は、犠牲材料第２層の少なくとも一部分を覆う別材料層（１０７）を設けることである。 最後に、最終工程は、カンチレバーを囲む犠牲材料をエッチングによって除去し、カンチレバーが内部に懸設されるキャビティ（１０２）を規定する工程である。
【選択図】図１

公开(公告)号：JP3987809B2

公开(公告)日：2007-10-10

申请号：JP2003063075

申请日：2003-03-10

Applicant: 三星電子株式会社Samsung Electronics Co.,Ltd.

Inventor： 寅 相 宋 ,  問 ▲チュル▼ 李 ,  銀 聖 李 ,  ▲チュン▼ 雨 金 ,  鐘 碩 金

IPC: B81C1/00 ,  B81B3/00 ,  H01H11/04 ,  H01H59/00

CPC classification number: B81B3/0078 ,  B81B2201/014 ,  B81B2203/0118 ,  B81B2203/0307 ,  B81B2203/04 ,  B81C2201/0107 ,  B81C2201/014 ,  H01H59/0009

公开(公告)号：JP2006091852A

公开(公告)日：2006-04-06

申请号：JP2005214923

申请日：2005-07-25

Applicant: Idc Llc ,  アイディーシー、エルエルシー

Inventor： CHUI CLARENCE ,  KOTHARI MANISH ,  GALLY BRIAN JAMES ,  TUNG MING-HAU

IPC: G02B26/02 ,  B81B3/00 ,  B81C1/00

CPC classification number: G02B26/001 ,  B81B2201/042 ,  B81C1/00793 ,  B81C1/00801 ,  B81C2201/014

Abstract: PROBLEM TO BE SOLVED: To provide a method of selective etching improved by using an etch stop layer. SOLUTION: Fabrication of a MEMS device such as an interferometric modulator is improved by using an etch stop layer 44 between a sacrificial layer 46 and a mirror layer 38. The etch stop can reduce undesirable over-etching of the sacrificial layer and the mirror layer. The etch stop layer 44 may also serve as a barrier layer, buffer layer, and/or template layer. COPYRIGHT: (C)2006,JPO&NCIPI

Abstract translation: 要解决的问题：提供通过使用蚀刻停止层改善的选择性蚀刻的方法。 解决方案：通过在牺牲层46和镜层38之间使用蚀刻停止层44来改善诸如干涉式调制器之类的MEMS器件的制造。蚀刻停止可以减少牺牲层的不希望的过蚀刻，并且 镜层。 蚀刻停止层44还可以用作阻挡层，缓冲层和/或模板层。 版权所有（C）2006，JPO＆NCIPI

公开(公告)号：JP2004145032A

公开(公告)日：2004-05-20

申请号：JP2002310314

申请日：2002-10-24

Applicant: Fujitsu Ltd ,  Fujitsu Media Device Kk ,  富士通メディアデバイス株式会社 ,  富士通株式会社

Inventor： KOMA GOGAKU ,  MIZUNO YOSHIHIRO ,  TSUBOI OSAMU ,  OKUDA HISAO ,  SONEDA HIROMITSU ,  UEDA TOMOSHI ,  SAWAKI IPPEI ,  NAKAMURA YOSHITAKA

IPC: B81C1/00 ,  G02B26/08 ,  H01L29/84

CPC classification number: B81C1/00182 ,  B81B2201/0235 ,  B81B2201/033 ,  B81B2201/042 ,  B81C2201/014 ,  B81C2201/0174 ,  G02B26/0841

Abstract: PROBLEM TO BE SOLVED: To provide a method for manufacturing a microstructure having thin wall sections formed with high accuracy with respect to thickness dimensions. SOLUTION: The method includes a step (b) of forming the thin wall sections by subjecting a material substrate having a laminated structure including a first conductor layer 101, a second conductor layer 102, a third conductor layer 103, a first insulation layer 104 which has pattern shapes including areas for masking the thin wall section points to be worked to the thin wall sections in the second conductor layer 102 and is interposed between the first conductor layer 101 and the second conductor layer 102 and a second insulation layer 105 which has the pattern shapes including the thin wall section points in the second conductor layer 102 in the mask region and is interposed between the second conductor layer 102 and the third conductor layer 103 to etching treatment from the first conductor layer 101 side down to the second insulation layer 105 through the mask patterns 58 including the points corresponding to the thin wall section points in the non-mask region. COPYRIGHT: (C)2004,JPO