公开(公告)号：CN116995057A

公开(公告)日：2023-11-03

申请号：CN202310485024.X

申请日：2023-04-28

Applicant: 三星电子株式会社

Inventor： 朴世韩 ,  李昇映 ,  徐康一

IPC: H01L23/528 ,  H01L21/768

Abstract: 本公开提供了系统、集成电路以及制造集成电路的方法。提供一种用于将连接布线到逻辑电路的系统，该系统包括：第一晶片，具有背侧和与背侧相反的前侧；电源导体，在第一晶片的背侧处；核心，在第一晶片的前侧处；电源通路，电连接到电源导体并且电连接到核心；信号焊盘，在第一晶片的背侧处；第一前侧信号布线金属，在第一晶片的前侧处；以及信号通路，连接到信号焊盘和第一前侧信号布线金属。

公开(公告)号：CN116960100A

公开(公告)日：2023-10-27

申请号：CN202310174654.5

申请日：2023-02-27

Applicant: 三星电子株式会社

Inventor： 崔宰铭 ,  徐康一 ,  李长根

IPC: H01L23/50 ,  H01L23/48 ,  H01L23/528 ,  H01L23/532 ,  H01L21/768

Abstract: 提供了集成电路器件及其形成方法。集成电路器件可以包括下金属通路、上金属通路、包括接触下金属通路的下表面和接触上金属通路的上表面的下金属线、以及在上金属通路上的上金属线。上金属通路位于下金属线和上金属线之间，并且下金属通路、下金属线和上金属通路中的每个包括钌(Ru)或钼(Mo)。

公开(公告)号：CN116895655A

公开(公告)日：2023-10-17

申请号：CN202310377089.2

申请日：2023-04-07

Applicant: 三星电子株式会社

Inventor： 权旭炫 ,  洪炳鹤 ,  朴修永 ,  徐康一

IPC: H01L27/088 ,  H01L29/06 ,  H01L29/08 ,  H03K3/356

Abstract: 本发明提供一种多堆叠半导体器件，该多堆叠半导体器件包括：衬底；下部场效应晶体管，包括下部沟道结构、围绕下部沟道结构的下部栅极结构、以及第一和第二源极/漏极区；以及在下部场效应晶体管上的上部场效应晶体管，包括上部沟道结构、围绕上部沟道结构的上部栅极结构、以及分别垂直位于第一和第二源极/漏极区上方的第三和第四源极/漏极区，其中第一源极/漏极区连接到正电压源和负电压源中的一个，第三源极/漏极区连接到正电压源和负电压源中的另一个，以及其中第二源极/漏极区的顶部和第四源极/漏极区的底部彼此连接。

公开(公告)号：CN114823662A

公开(公告)日：2022-07-29

申请号：CN202210037009.4

申请日：2022-01-13

Applicant: 三星电子株式会社

Inventor： 洪炳鹤 ,  宋昇炫 ,  河大元 ,  徐康一 ,  J.马蒂诺

IPC: H01L27/06 ,  H01L27/092 ,  H01L21/8238

Abstract: 提出了具有混合栅极/电中断的半导体器件及其制造方法，其允许在堆叠晶体管器件的一个层级的晶体管器件之间的电或扩散中断，而不必要求在堆叠晶体管器件的另一层级中存在类似的电或扩散中断。还提出，晶体管器件之间的电中断可以通过提供第一极性的沟道以及包括相反极性的功函数金属的伪栅极来形成。

公开(公告)号：CN112652538A

公开(公告)日：2021-04-13

申请号：CN202011079803.2

申请日：2020-10-10

Applicant: 三星电子株式会社

Inventor： 全辉璨 ,  徐康一 ,  任廷爀

IPC: H01L21/336 ,  H01L21/8234 ,  H01L29/78

Abstract: 提供了形成垂直场效应晶体管(VFET)器件的方法。所述方法可以包括在基板上形成初始VFET。初始VFET可以包括在基板上的底部源极/漏极区域、在底部源极/漏极区域上的沟道区域、在沟道区域上的顶部源极/漏极区域、在沟道区域的侧表面上的图案化的牺牲层、以及绝缘层。顶部源极/漏极区域和图案化的牺牲层可以由绝缘层围绕。所述方法还可以包括：形成延伸穿过绝缘层并暴露图案化的牺牲层的部分的接触开口；通过经由接触开口去除图案化的牺牲层，在沟道区域和绝缘层之间形成空腔；以及在空腔中形成栅电极。

公开(公告)号：CN110718547A

公开(公告)日：2020-01-21

申请号：CN201910630398.X

申请日：2019-07-12

Applicant: 三星电子株式会社

Inventor： 金旻奎 ,  徐康一

IPC: H01L27/088 ,  H01L21/8234

Abstract: 提供一种半导体器件及其制造方法。所述半导体器件，包括：半导体衬底，具有凹陷顶部部分和非凹陷顶部部分；第一鳍，从非凹陷顶部部分向上突出并且具有第一厚度；第二鳍，从凹陷顶部部分向上突出并且具有大于第一厚度的第二厚度；第一栅极结构，在非凹陷顶部部分上并且从非凹陷顶部部分围绕第一鳍至第一高度；和第二栅极结构，在凹陷的顶部上并且从凹陷顶部部分围绕第二鳍至不同于第一高度的第二高度。

公开(公告)号：CN110610864A

公开(公告)日：2019-12-24

申请号：CN201910495345.1

申请日：2019-06-10

Applicant: 三星电子株式会社 ,  国际商业机器公司

Inventor： 权兑勇 ,  徐康一 ,  权五成 ,  崔起植

IPC: H01L21/336 ,  H01L29/78

Abstract: 提供了形成垂直场效应晶体管(VFET)器件的方法。所述方法可以包括：形成从衬底的上表面沿竖直方向突出的沟道区；在所述沟道区的侧面上形成栅极绝缘体层；在形成所述栅极绝缘体层之后，在所述沟道区上形成顶部源极/漏极；以及在所述栅极绝缘体层上形成栅电极。

公开(公告)号：CN106611792A

公开(公告)日：2017-05-03

申请号：CN201610146132.4

申请日：2016-03-15

Applicant: 三星电子株式会社

Inventor： 金东权 ,  徐康一

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明提供了一种半导体器件及其制造方法。半导体器件包括鳍型图案，鳍型图案包括在鳍型图案的上部中的第一和第二氧化物区。鳍型图案在第一方向上延伸。第一纳米线在第一方向上延伸并与鳍型图案间隔开。栅电极围绕第一纳米线的外围并在交叉第一方向的第二方向上延伸。栅电极设置在鳍型图案的一区域上。该区域位于第一氧化物区和第二氧化物区之间。第一源/漏极设置在第一氧化物区上并与第一纳米线的端部分连接。

公开(公告)号：CN120048794A

公开(公告)日：2025-05-27

申请号：CN202411702048.7

申请日：2024-11-26

Applicant: 三星电子株式会社

Inventor： 崔宰铭 ,  徐康一

IPC: H01L21/768

Abstract: 提供了形成集成电路（IC）设备的后端制程（BEOL）区域的方法。一种形成IC设备的BEOL区域的方法包括通过向非全轨道标准单元添加虚设金属线来将为BEOL区域设计的非全轨道标准单元转换为全轨道标准单元。该方法包括去除虚设金属线。此外，该方法包括在去除虚设金属线之后形成顶部通孔。

公开(公告)号：CN119997552A

公开(公告)日：2025-05-13

申请号：CN202411415040.2

申请日：2024-10-11

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  徐康一

IPC: H10D30/62 ,  H10D30/01 ,  H10D64/27

Abstract: 提供了晶体管装置，和形成晶体管装置的相关方法。晶体管装置包括基底和在基底上的晶体管堆叠件。晶体管堆叠件包括下晶体管和在下晶体管的顶部上的上晶体管。此外，晶体管装置包括在基底上并且与晶体管堆叠件邻近的栅极切口。栅极切口具有第一倾斜侧壁和与第一倾斜侧壁相对的第二倾斜侧壁。