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公开(公告)号：CN109979937B
公开(公告)日：2024-07-23
申请号：CN201811567096.4
申请日：2018-12-20
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/49
Abstract: 一种半导体器件包括在衬底上并具有彼此不同的阈值电压的第一晶体管、第二晶体管和第三晶体管，第一晶体管、第二晶体管和第三晶体管的每个包括栅极绝缘层、第一功函数金属层和第二功函数金属层。第一晶体管的第一功函数金属层可以包括第一子功函数层，第二晶体管的第一功函数金属层可以包括第二子功函数层，第三晶体管的第一功函数金属层可以包括第三子功函数层，第一子功函数层、第二子功函数层和第三子功函数层可以具有彼此不同的功函数。
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公开(公告)号：CN110690287B
公开(公告)日：2024-02-23
申请号：CN201910593346.X
申请日：2019-07-03
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 本公开提供了半导体器件。一种半导体器件包括：基板，包括第一有源区域和第二有源区域；第一有源图案和第二有源图案，分别设置在第一有源区域和第二有源区域中；第一栅电极和第二栅电极，分别交叉第一有源图案和第二有源图案；第一栅极绝缘图案，插设在第一有源图案和第一栅电极之间；以及第二栅极绝缘图案，插设在第二有源图案和第二栅电极之间。第一栅极绝缘图案包括第一电介质图案和设置在第一电介质图案上的第一铁电图案。第二栅极绝缘图案包括第二电介质图案。第一有源区域中的晶体管的阈值电压不同于第二有源区域中的晶体管的阈值电压。
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公开(公告)号：CN112652538A
公开(公告)日：2021-04-13
申请号：CN202011079803.2
申请日：2020-10-10
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L21/8234 , H01L29/78
Abstract: 提供了形成垂直场效应晶体管(VFET)器件的方法。所述方法可以包括在基板上形成初始VFET。初始VFET可以包括在基板上的底部源极/漏极区域、在底部源极/漏极区域上的沟道区域、在沟道区域上的顶部源极/漏极区域、在沟道区域的侧表面上的图案化的牺牲层、以及绝缘层。顶部源极/漏极区域和图案化的牺牲层可以由绝缘层围绕。所述方法还可以包括：形成延伸穿过绝缘层并暴露图案化的牺牲层的部分的接触开口；通过经由接触开口去除图案化的牺牲层，在沟道区域和绝缘层之间形成空腔；以及在空腔中形成栅电极。
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公开(公告)号：CN109841673A
公开(公告)日：2019-06-04
申请号：CN201811311350.4
申请日：2018-11-06
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L29/78 , H01L21/336
Abstract: 公开了半导体装置及其制造方法。半导体装置包括：栅电极，位于基底上；上覆盖图案，位于栅电极上；以及下覆盖图案，位于栅电极与上覆盖图案之间。下覆盖图案包括：第一部分，位于栅电极与上覆盖图案之间；以及多个第二部分，从第一部分延伸到上覆盖图案的对应的侧表面上。上覆盖图案覆盖第二部分中的每个的最顶表面。
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公开(公告)号：CN117878094A
公开(公告)日：2024-04-12
申请号：CN202311299270.2
申请日：2023-10-09
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L23/48 , H01L27/088 , H01L21/768
Abstract: 一种半导体器件可以包括：限定沟槽的各部分的第一膜和第二膜、插塞导电膜、通路、以及位于所述沟槽中的布线。所述沟槽可以包括具有第一宽度的第一子沟槽以及位于所述第一子沟槽下方的具有第二宽度的第二子沟槽。所述插塞导电膜可以从所述第一膜的第一侧延伸以穿透所述沟槽的底面。所述插塞导电膜的最上面可以位于所述沟槽中。所述通路可以包括位于所述插塞导电膜与所述第一膜之间的绝缘衬里。所述插塞导电膜的所述最上面和所述插塞导电膜的侧壁的至少一部分可以与所述布线接触。所述绝缘衬里的上面可以通过所述第二子沟槽的底面被暴露。
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Patent Agency Ranking
公开(公告)号：CN115939139A
公开(公告)日：2023-04-07
申请号：CN202211159315.1
申请日：2022-09-22
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 提供了晶体管器件。一种晶体管器件包括衬底。该晶体管器件包括在衬底上具有下栅极和下沟道区的下晶体管。该晶体管器件包括具有上栅极和上沟道区的上晶体管。下晶体管在上晶体管和衬底之间。晶体管器件包括隔离区，该隔离区将下晶体管的下沟道区与上晶体管的上沟道区分开。此外，下晶体管的下栅极接触上晶体管的上栅极。还提供了形成晶体管器件的相关方法。
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公开(公告)号：CN115425076A
公开(公告)日：2022-12-02
申请号：CN202210522451.6
申请日：2022-05-13
Applicant: 三星电子株式会社
IPC: H01L29/778 , H01L21/335 , B82Y10/00
Abstract: 本公开提供了纳米片晶体管器件及其形成方法。纳米片晶体管器件包括晶体管堆叠，该晶体管堆叠包括具有第一纳米片宽度和下栅极宽度的下纳米片晶体管。该晶体管堆叠还包括上纳米片晶体管，该上纳米片晶体管在下纳米片晶体管上并且具有分别不同于第一纳米片宽度和下栅极宽度的第二纳米片宽度和上栅极宽度。
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公开(公告)号：CN106486380B
公开(公告)日：2019-11-26
申请号：CN201610720187.1
申请日：2016-08-24
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L21/28
Abstract: 制造半导体器件的方法被提供。所述方法可以包括：形成从衬底突出的鳍型有源区；形成覆盖鳍型有源区的顶表面和两侧壁的栅绝缘膜。栅绝缘膜可以包括高k电介质膜。所述方法还可以包括：在栅绝缘膜上形成含金属层；在含金属层上形成包含氢原子的硅覆盖层；去除硅覆盖层中包含的氢原子的一部分；去除硅覆盖层和至少一部分含金属层；以及在栅绝缘膜上形成栅电极。栅电极可以覆盖鳍型有源区的顶表面和两个侧壁。
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公开(公告)号：CN111261704B
公开(公告)日：2024-07-12
申请号：CN201911003483.X
申请日：2019-10-22
Applicant: 三星电子株式会社
IPC: H01L29/417 , H01L29/423 , H01L23/538 , H01L29/78
Abstract: 一种半导体器件包括：有源图案，位于衬底上，所述有源图案在第一方向上延伸；栅电极，位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分；第一接触插塞，位于所述栅电极上，所述第一接触插塞连接到所述栅电极的所述第二部分的顶表面；源极/漏极区，位于在所述栅电极的侧壁上的所述有源图案中；以及源极/漏极接触，位于所述源极/漏极区上，所述源极/漏极接触的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度，并且低于所述栅电极的所述第二部分的所述顶表面的高度。
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公开(公告)号：CN111490048B
公开(公告)日：2024-07-09
申请号：CN201911270314.2
申请日：2019-12-12
Applicant: 三星电子株式会社
Abstract: 一种半导体器件和制造半导体器件的方法，所述半导体器件包括：半导体衬底，所述半导体衬底包括第一区域和第二区域；层间绝缘层，位于所述半导体衬底上，所述层间绝缘层包括：第一开口，所述第一开口在所述第一区域上，并且具有第一宽度；以及第二开口，所述第二开口在所述第二区域上，并且具有第二宽度，所述第二宽度大于所述第一宽度；至少一个第一金属图案，所述至少一个第一金属图案填充所述第一开口；第二金属图案，所述第二金属图案位于所述第二开口中；以及填充图案，所述填充图案在所述第二开口中位于所述第二金属图案上，其中，所述至少一个第一金属图案和所述第二金属图案均包括相同的第一金属材料，所述填充图案由非金属材料形成。
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