公开(公告)号：CN106257676B

公开(公告)日：2022-01-14

申请号：CN201610340793.0

申请日：2016-05-20

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L27/12 ,  H01L21/762

Abstract: 提供一种半导体装置及其制造方法。从半导体制造装置所具备的静电吸盘不发生问题地使SOI晶片吸附、脱离。半导体装置具备：半导体基板(SUB)，由硅构成；第1绝缘膜(CL)，形成在半导体基板(SUB)的主面上，对基板产生压缩应力；波导(OTL)，形成在第1绝缘膜(CL)上，由硅构成；以及第1层间绝缘膜(ID1)，以覆盖波导(OTL)的方式形成在第1绝缘膜(CL)上。而且，对基板产生拉伸应力的第2绝缘膜(TS)形成在第1层间绝缘膜(ID1)上且从波导(OTL)离开第1绝缘膜(CL)的厚度以上的区域中，通过第2绝缘膜(TS)抵消第1绝缘膜(CL)的压缩应力。

公开(公告)号：CN107403799A

公开(公告)日：2017-11-28

申请号：CN201710296140.1

申请日：2017-04-28

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L27/04 ,  H01L21/02

CPC classification number: H01L31/03529 ,  G02B6/00 ,  G02B6/12004 ,  H01L31/0224 ,  H01L31/028 ,  H01L31/035281 ,  H01L31/105 ,  H01L31/109 ,  H01L31/1804 ,  H01L31/1808 ,  Y02E10/547 ,  H01L27/04 ,  H01L21/02109

Abstract: 本公开涉及半导体器件及其制造方法，例如，提供了一种半导体器件，其包括能够降低光接收元件的制造成本并改进光接收元件的光学性能的光接收元件。例如，形成Ge光电二极管的结构本体的p型锗层、本征锗层和n型锗层根据连续选择性外延生长来形成。具有开口部分的绝缘膜形成在SOI衬底的硅层上，并且本征锗层形成为从开口部分突出到绝缘膜上方。简而言之，通过使用具有开口部分的绝缘膜，本征锗层的截面形成为蘑菇形状。

公开(公告)号：CN105388560A

公开(公告)日：2016-03-09

申请号：CN201510520035.2

申请日：2015-08-21

Applicant: 瑞萨电子株式会社

Inventor： 国岛浩之 ,  中柴康隆 ,  若林胜 ,  绵贯真一 ,  小泽健 ,  宇佐美达矢 ,  山本悦章 ,  坂本圭司

IPC: G02B6/12

Abstract: 本发明涉及一种光学半导体器件。提供了可防止在光学半导体器件中电信号的质量降低的技术。在与电信号传输线的延伸方向垂直的横截面中，电信号传输线被包括第一噪声截止布线、第二插塞、第一层布线、第一插塞、屏蔽半导体层、第一插塞、第一层布线、第二插塞和第二噪声截止布线的屏蔽部包围，屏蔽部被固定到参考电位。由此，屏蔽部阻挡由于源自半导体衬底的磁场或电场的作用而导致的影响电信号传输线的噪声。

公开(公告)号：CN101924094B

公开(公告)日：2016-03-09

申请号：CN201010166522.0

申请日：2010-04-23

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L23/528 ,  H01L23/532 ,  H01L21/768

CPC classification number: H01L21/7682 ,  H01L21/76807 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76835 ,  H01L21/76849 ,  H01L23/5222 ,  H01L23/53295 ,  H01L2221/1063 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体器件和制造半导体器件的方法。互连被提供在第一绝缘层中并且互连的上表面比第一绝缘层的上表面高。气隙被布置在互连和第一绝缘层之间。第二绝缘层至少形成在第一绝缘层和气隙的上方。第二绝缘层没有覆盖互连。蚀刻停止膜至少形成在第二绝缘层的上方。蚀刻停止膜被形成在第二绝缘层和互连的上方。第三绝缘层形成在蚀刻停止膜的上方。通孔被提供在第三绝缘层中以被连接至互连。

公开(公告)号：CN103325819A

公开(公告)日：2013-09-25

申请号：CN201310053001.8

申请日：2013-02-19

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  中村朝至 ,  藤本直树

IPC: H01L29/40 ,  H01L21/283

CPC classification number: H01L24/13 ,  H01L21/563 ,  H01L23/5329 ,  H01L23/53295 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/16 ,  H01L24/32 ,  H01L24/81 ,  H01L24/83 ,  H01L2224/0345 ,  H01L2224/0401 ,  H01L2224/05098 ,  H01L2224/05541 ,  H01L2224/05655 ,  H01L2224/1132 ,  H01L2224/1146 ,  H01L2224/11849 ,  H01L2224/13099 ,  H01L2224/13111 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/83104 ,  H01L2924/1306 ,  H01L2924/15311 ,  H01L2924/16152 ,  H01L2924/16251 ,  H01L2924/3512 ,  H01L2924/01047 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明提供一种半导体器件，所述半导体器件包括：含有Si、O、C和H的层间绝缘膜；设置在所述层间绝缘膜上的且含有Ni的凸块下金属膜；以及设置在所述凸块下金属膜之上的凸块电极。在所述层间绝缘膜中，波数1270cm-1附近的Si-CH3的峰高与波数1030cm-1附近的Si-O的峰高的比值为大于等于0.15且小于等于0.27。波数1360cm-1附近的Si-CH2-Si的峰高与波数1270cm-1附近的Si-CH3的峰高的比值大于等于0.031，所述比值通过傅里叶变换红外光谱FTIR获得。

公开(公告)号：CN101335257B

公开(公告)日：2012-08-08

申请号：CN200810128914.0

申请日：2006-03-13

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L23/522 ,  H01L23/532 ,  H01L21/768

CPC classification number: H01L23/53238 ,  H01L21/76801 ,  H01L21/7682 ,  H01L21/76822 ,  H01L21/76825 ,  H01L21/76849 ,  H01L21/76852 ,  H01L21/76885 ,  H01L21/76886 ,  H01L23/5222 ,  H01L23/5226 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的目的是降低半导体器件的互连结构中的绝缘膜的介电常数，并且确保稳定的制作。半导体器件(100)包括如下互连结构，其中包括：由含铜金属制成的第一互连(108)；覆盖第一互连(108)的上部的第一Cu硅化物层(111)；位于Cu硅化物层(111)的上部上且连接到第一互连(108)的导电的第一栓塞(114)；覆盖第一栓塞(114)的上部的Cu硅化物层(117)；第一多孔MSQ膜(105)，其位于从第一互连(108)的侧壁到第一栓塞(114)的侧壁上，且形成为覆盖第一互连(108)的侧壁、第一互连(108)的上部和第一栓塞(114)的侧壁；以及第一SiCN膜103，其位于第一多孔MSQ膜(105)之下，以与第一互连(108)的侧壁的下部接触并且具有比第一多孔MSQ膜(105)更大的膜密度。

公开(公告)号：CN104919576B

公开(公告)日：2020-09-04

申请号：CN201380011034.4

申请日：2013-11-08

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  三浦幸男 ,  土屋秀昭

IPC: H01L21/321 ,  H01L21/768

Abstract: 本发明提供一种半导体器件，其具有：层间绝缘膜(INS2)；在层间绝缘膜(INS2)内形成的相邻的Cu配线(M1W)；以及与层间绝缘膜(INS2)的表面和Cu配线(M1W)的表面接触、且将层间绝缘膜(INS2)和Cu配线(M1W)覆盖的绝缘性阻挡膜(BR1)。而且，在相邻的Cu配线(M1W)之间，层间绝缘膜(INS2)在其表面具有损伤层(DM1)，在比损伤层(DM1)深的位置具有电场缓和层(ER1)，该电场缓和层(ER1)具有比损伤层(DM1)的氮浓度高的氮浓度。

公开(公告)号：CN1832130B

公开(公告)日：2011-08-03

申请号：CN200610009472.9

申请日：2006-02-23

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  大音光市 ,  竹胁利至

IPC: H01L21/768 ,  H01L21/321 ,  H01L23/522

CPC classification number: H01L21/76867 ,  H01L21/02203 ,  H01L21/02329 ,  H01L21/3143 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76849 ,  H01L21/76886

Abstract: 将包括含硅化合物的第一气体引入到真空室中，以便将放置在该室中的半导体衬底暴露于第一气体环境中(硅处理步骤)。然后将真空室内的压力减小到低于开始硅处理步骤时的压力的水平(减压步骤)。此后，将包括含氮化合物的第二气体引入到真空室中，并用第二气体的等离子体辐照半导体衬底(氮等离子体步骤)。

公开(公告)号：CN101924093A

公开(公告)日：2010-12-22

申请号：CN201010166496.1

申请日：2010-04-23

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L23/528 ,  H01L21/768

CPC classification number: H01L21/7682 ,  H01L21/76834 ,  H01L21/76885 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体器件和制造半导体器件的方法。互连被提供在第一绝缘层中并且互连的上表面比第一绝缘层的上表面高。气隙被布置在互连和第一绝缘层之间。蚀刻停止膜被形成在第一绝缘层、气隙、以及互连的上方。第二绝缘层被形成在蚀刻停止膜的上方。通孔被提供在第二绝缘层并且被连接至互连。被布置在气隙的上方的蚀刻停止膜的部分比布置在互连的上方的另一部分厚。

公开(公告)号：CN109087851A

公开(公告)日：2018-12-25

申请号：CN201810607992.2

申请日：2018-06-13

Applicant: 瑞萨电子株式会社

Inventor： 中山知士 ,  宇佐美达矢

IPC: H01L21/265

CPC classification number: H01L21/02164 ,  H01L21/02274 ,  H01L21/2652 ,  H01L21/266 ,  H01L21/32139 ,  H01L21/823814 ,  H01L29/66477 ,  H01L21/265

Abstract: 本公开涉及制造半导体器件的方法，以提高半导体器件的可靠性。抗蚀剂图案形成在半导体衬底之上。然后，在半导体衬底之上，以覆盖抗蚀剂图案的这种方式形成保护膜。然后，通过用保护膜覆盖抗蚀剂图案，杂质被离子注入到半导体衬底中。此后，通过湿蚀刻去除保护膜，然后去除抗蚀剂图案。