公开(公告)号：KR1020020096550A

公开(公告)日：2002-12-31

申请号：KR1020010035110

申请日：2001-06-20

Applicant: 삼성전자주식회사

Inventor： 김기남 ,  양원석

IPC: H01L21/28

CPC classification number: H01L24/02 ,  H01L2924/01004 ,  H01L2924/01033 ,  H01L2924/14 ,  H01L2924/30105

Abstract: PURPOSE: A semiconductor device and a method for manufacturing the same are provided to prevent a misalignment when forming a contact hole so as to expose a fine pattern by using a subsidiary pattern. CONSTITUTION: A semiconductor substrate(50) is defined by a conductive region(51) and an insulating region(52). A conductive pattern(54a) is formed at the conductive region(51) of the semiconductor substrate(50). A subsidiary pattern(54b) is located adjacent to the conductive pattern(54a). A contact hole(58) is formed to simultaneously expose the conductive pattern(54a) and the subsidiary pattern(54b) by selectively etching an interlayer dielectric. The subsidiary pattern(54b) is formed at the insulating region(52).

Abstract translation: 目的：提供一种半导体器件及其制造方法，以防止在形成接触孔时发生未对准，以便通过使用辅助图案露出精细图案。 构成：半导体衬底（50）由导电区域（51）和绝缘区域（52）限定。 导电图案（54a）形成在半导体衬底（50）的导电区域（51）处。 辅助图案（54b）位于与导电图案（54a）相邻的位置。 形成接触孔（58），以通过选择性地蚀刻层间电介质来同时暴露导电图案（54a）和辅助图案（54b）。 辅助图案（54b）形成在绝缘区域（52）处。

公开(公告)号：KR100350056B1

公开(公告)日：2002-08-24

申请号：KR1020000055794

申请日：2000-09-22

Applicant: 삼성전자주식회사

Inventor： 황유상 ,  우형수 ,  이규현 ,  정태영 ,  김기남

IPC: H01L21/336

Abstract: 본 발명은 반도체 장치 제조 방법에 관한 것으로서, 다마신(damascene) 공정을 이용한 디램(DRAM) 제조에 있어서 자기정렬콘택 패드 형성 방법을 개시한다. 측벽 스페이서 및 이에 의해 정의되는 구루브를 가지는 절연막이 반도체 기판 상에 형성된다. 상기 구루브를 통해 노출된 반도체 기판 상에 이온 주입을 진행하여 자기정렬 채널 영역을 형성한다. 상기 구루브의 일부를 도전물질로 채워 상기 절연막으로부터 리세스된 게이트 전극을 형성한다. 상기 절연막에 대해 식각선택비가 있는 물질로 상기 구루브의 나머지 부분을 채워 게이트 캡핑막을 형성한다. 본 발명에 따르면, 게이트 전극을 리세스 시키고, 캡핑 절연막을 리세스 부위에 형성함으로써, 게이트 전극이 측벽 스페이서 및 캡핑 절연막으로 완전히 보호되며, 따라서 다마신 공정을 이용한 게이트 전극에서 후속 자기정렬콘택 공정을 가능케 한다.

公开(公告)号：KR1020020064827A

公开(公告)日：2002-08-10

申请号：KR1020010005259

申请日：2001-02-03

Applicant: 삼성전자주식회사

Inventor： 양원석 ,  이재영 ,  조창현 ,  김기남

IPC: H01L27/04

CPC classification number: G11C7/06 ,  G11C5/14 ,  G11C11/4091

Abstract: PURPOSE: A method for aligning an interconnection including a power compensating line and a semiconductor device having a power compensating line are provided to stably supply a power supplied to detection amplifier to an entire semiconductor device by compensating the power supplied to detection amplifier through a power compensating line connected with a contact plug. CONSTITUTION: A number of first interconnection layers(70) are aligned on a semiconductor substrate formed with a number of memory cell array blocks(50a-50f) by expanding to a first direction and separating to a second direction. A number of power compensating lines(80a,80b,80c) are aligned on the first interconnection layers(70) by expanding to a first direction and separating to a second direction. A number of second interconnection layers(72,74) are cross-aligned with the first interconnection layers(70) or the power compensating lines(80a,80b,80c). The second interconnection layers(72,74) are partially and electrically connected with the power compensating layers(72,74) through a contact plug.

Abstract translation: 目的：提供一种用于对准包括功率补偿线和具有功率补偿线的半导体器件的布线的方法，以通过补偿功率补偿来补偿提供给检测放大器的功率，将提供给检测放大器的功率稳定地提供给整个半导体器件 线与接触插头连接。 构成：通过扩展到第一方向并分离成第二方向，在形成有多个存储单元阵列块（50a-50f）的半导体衬底上排列多个第一互连层（70）。 多个功率补偿线路（80a，80b，80c）通过扩展到第一方向并分离到第二方向而对准在第一互连层（70）上。 多个第二互连层（72,74）与第一互连层（70）或功率补偿线（80a，80b，80c）交叉对准。 第二互连层（72,74）通过接触插塞与功率补偿层（72,74）部分地和电连接。

公开(公告)号：KR100346843B1

公开(公告)日：2002-08-03

申请号：KR1020000074315

申请日：2000-12-07

Applicant: 삼성전자주식회사

Inventor： 정홍식 ,  신수호 ,  양원석 ,  김기남

IPC: H01L21/31

Abstract: SOG막을 층간절연막으로 이용하는 고집적 반도체 소자의 층간절연막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 상기 반도체 기판을 일부 노출시키는 제1 절연막을 형성한다. 상기 노출된 반도체 기판 및 제1 절연막 위에 평탄화된 제2 절연막을 형성한다. 상기 제2 절연막을 캡핑층으로 덮는다. 상기 캡핑층 및 제2 절연막을 패터닝하여, 상기 제1 절연막 및 반도체 기판을 일부 노출시키는 제2 절연막 패턴과 상기 제2 절연막 패턴을 덮는 캡핑층 패턴을 형성한다. 상기 제2 절연막 패턴의 측벽을 덮는 제3 절연막을 상기 노출된 제1 절연막 위에 형성하여, 상기 제2 절연막 패턴을 상기 제1 절연막, 제3 절연막, 캡핑층 패턴 및 반도체 기판으로 완전히 포위시킨다.

公开(公告)号：KR100309077B1

公开(公告)日：2001-11-01

申请号：KR1019990030398

申请日：1999-07-26

Applicant: 삼성전자주식회사

Inventor： 정동진 ,  김기남

IPC: H01L27/10

CPC classification number: H01L27/11502 ,  H01L21/31604 ,  H01L21/3162 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/75

Abstract: 본발명은다중금속배선을가지는 1T/1C 불휘발성강유전체기억소자및 이를형성하는방법에관한것으로서, 콘택플러그를통해트랜지스터와전기적으로연결되는강유전커패시터를패터닝한 후, 콘택플러그상에형성되는산화방지막이커패시터를덮는확산방지막열처리후 패터닝되기때문에, 확산방지막열처리시상기콘택플러그가산소분위기에노출되지않아커패시터하부전극과콘택플러그사이의옴성접촉(ohmic contact)을효과적으로형성할수 있다. 또한본 발명에따르면, 비트라인, 워드라인스트랩라인그리고플레이트라인이모두금속으로형성되기때문에, 저저항배선을형성할수 있으며, 소자의동작특성을향상시킬수 있다.

公开(公告)号：KR1020010011157A

公开(公告)日：2001-02-15

申请号：KR1019990030398

申请日：1999-07-26

Applicant: 삼성전자주식회사

Inventor： 정동진 ,  김기남

IPC: H01L27/10

CPC classification number: H01L27/11502 ,  H01L21/31604 ,  H01L21/3162 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/75

Abstract: PURPOSE: A method for manufacturing a ferroelectric device having one transistor/one capacitor is provided to obtain a superior ohmic contact at an interface between a ferroelectric capacitor and a contact plug, by having an anti-oxidation layer control an oxidation reaction at the interface. CONSTITUTION: An interlayer dielectric including a contact plug(114) is formed on a semiconductor substrate(100). An anti-oxidation layer(118) is formed on the interlayer dielectric including the contact plug. A capacitor and a diffusion blocking layer pattern surrounding the capacitor are sequentially formed to cover the contact plug on the anti-oxidation layer. The exposed anti-oxidation layer is etched. The capacitor is electrically connected to the contact plug through the anti-oxidation layer.

Abstract translation: 目的：提供一种具有一个晶体管/一个电容器的铁电体器件的制造方法，通过使抗氧化层在界面处进行氧化反应，在铁电电容器和接触塞之间的界面处获得优异的欧姆接触。 构成：在半导体衬底（100）上形成包括接触插塞（114）的层间电介质。 在包括接触插塞的层间电介质上形成抗氧化层（118）。 依次形成围绕电容器的电容器和扩散阻挡层图案，以覆盖抗氧化层上的接触塞。 暴露的抗氧化层被蚀刻。 电容器通过抗氧化层电连接到接触塞。

公开(公告)号：KR100279297B1

公开(公告)日：2001-02-01

申请号：KR1019980023272

申请日：1998-06-20

Applicant: 삼성전자주식회사

Inventor： 정동진 ,  김기남

IPC: H01L29/78

Abstract: 본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역을 갖는 반도체 기판의 상기 활성 영역상에 도전층이 형성되고, 상기 도전층을 포함하여 반도체 기판상에 제 1 절연막을 형성된다. 커패시터 하부 전극, Zr 보다 Ti 성분을 상대적으로 많이 포함하는 강유전체막, 그리고 커패시터 상부 전극이 상기 제 1 절연막상에 차례로 형성되어 커패시터가 형성되는 데, 상기 상부 전극 및 강유전체막이, 상기 하부 전극의 일부와 오버랩 되도록 형성된다. 상기 반도체 기판 전면에 제 2 절연막이 형성되고, 상기 제 2 절연막이 부분적으로 식각되어 하부 전극의 상부 표면의 일부를 노출시키는 제 1 오프닝이 형성되고, 상기 하부 전극과 강유전체막의 계면에서의 반응을 방지하는 열처리가 수행된다. 상기 제 2 절연막 및 제 1 절연막이 식각되어 상기 도전층의 일측의 활성 영역 일부를 노출시키는 제 2 오프닝이 형성된다. 상기 제 2 절연막상에, 상기 제 1 오프닝과 제 2 오프닝을 통해 상기 하부 전극과 상기 활성 영역이 전기적으로 접속되도록 하는 콘택층이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 강유전체 물질의 결정성이 향상될 수 있고, 강유전체 물질과 전극의 계면 영역에서 발생되는 결함이 제거될 수 있어, 높은 온도에서 및 많은 리드/라이트(read/write)의 반복 수행에서 열화가 방지될 수 있다. 또한, 큰 잔류 분극량이 확보되어 충분한 센싱 마진(sensing margin)이 확보될 수 있다.

公开(公告)号：KR100267010B1

公开(公告)日：2000-09-15

申请号：KR1019980022434

申请日：1998-06-15

Applicant: 삼성전자주식회사

Inventor： 양원석 ,  김기남 ,  이재규 ,  심재훈

IPC: H01L21/82

CPC classification number: H01L27/10844 ,  H01L21/823462

Abstract: 본 발명은 동일한 칩 상에 서로 다른 두께의 게이트 산화막을 형성하는 반도체 장치의 제조 방법에 관한 것으로, 노멀 전압 영역 및 고 전압 영역이 정의된 반도체 기판 상의 활성영역에 게이트 산화막을 사이에 두고 게이트 전극층이 형성된다. 이때, 상기 노멀 전압 영역의 활성영역이 고전압 영역의 활성영역 보다 상대적으로 더 넓은 폭을 갖도록 형성된다. 게이트 전극층의 양측 벽에 산화막 스페이서가 형성된 후, 습식 산화공정이 수행된다. 이때, 고 전압 영역의 게이트 산화막이 노멀 전압 영역의 게이트 산화막보다 더 두껍게 성장된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 고 전압 영역이 노멀 전압 영역에 비해 상대적으로 좁은 폭의 활성영역을 갖도록 형성되고, 게이트 전극층 형성 후 습식 산화공정이 수행됨으로써, 동일한 칩 상에 서로 다른 두께의 게이트 산화막을 형성할 수 있고, 고 전압 영역의 게이트 산화막의 두께를 노멀 전압 영역의 게이트 산화막보다 더 두껍게 형성할 수 있으며, 결과적으로 소자의 동작시 고 전압 영역의 게이트 산화막의 브레이크 다운을 방지할 수 있다. 또한, 게이트 패턴 형성 후 게이트 산화막의 두께를 변경할 수 있고, 따라서 소자의 특성 및 그 신뢰도를 향상시킬 수 있다.

公开(公告)号：KR1020000015464A

公开(公告)日：2000-03-15

申请号：KR1019980035391

申请日：1998-08-29

Applicant: 삼성전자주식회사

Inventor： 조창현 ,  정태영 ,  김기남

IPC: H01L21/28

CPC classification number: H01L21/76897

Abstract: PURPOSE: A method for forming a self-aligned contact of a semiconductor device is provided, which prevents an etching stopping phenomenon according to the improvement of an aspect ratio of a contact hole. CONSTITUTION: The method for forming a self-aligned contact of a semiconductor device comprises the steps of: etching a conductive layer, a first poly layer insulating film, and a second poly layer insulating film to form a gate electrode; forming a spacer (116) on both sides wall of the gate electrode; forming a third insulating film on a front surface of a semiconductor substrate (100a); forming a layer insulating film (120) on the front surface of a semiconductor substrate (100a); etching the layer insulating film (120) to form an opening; etching the third insulating film exposed in the opening; forming a conductive film on the layer insulating film (120); and performing a planarization of the conductive film to form a pad (122). Thereby, it is possible to greatly secure a misalign margin with a buried contact.

Abstract translation: 目的：提供一种用于形成半导体器件的自对准接触的方法，其根据接触孔的纵横比的改善来防止蚀刻停止现象。 构成：用于形成半导体器件的自对准接触的方法包括以下步骤：蚀刻导电层，第一多晶硅绝缘膜和第二多晶硅绝缘膜以形成栅电极; 在栅电极的两侧壁上形成间隔物（116）; 在半导体衬底（100a）的前表面上形成第三绝缘膜; 在半导体衬底（100a）的前表面上形成层绝缘膜（120）; 蚀刻层绝缘膜（120）以形成开口; 蚀刻暴露在开口中的第三绝缘膜; 在所述层绝缘膜（120）上形成导电膜; 以及执行所述导电膜的平坦化以形成焊盘（122）。 由此，可以极大地确保埋入触点的不对准余量。

公开(公告)号：KR1020000007540A

公开(公告)日：2000-02-07

申请号：KR1019980026918

申请日：1998-07-03

Applicant: 삼성전자주식회사

Inventor： 황유상 ,  김기남

IPC: H01L27/04

Abstract: PURPOSE: A stacked-type cell capacitor storage electrode and method thereof are provided to prevent a bridge between storage electrodes by using a dark pattern as storage electrode formation mask instead of clear pattern. CONSTITUTION: A storage node formation opening(112) is formed by etching a second insulator(110) using a dark pattern(or reverse pattern)(111) as a storage electrode formation mask. A first conductive layer(114) is formed in the opening(112) by sputtering. A third insulator(116) such as BST layer having high etching selectivity compared to the second insulator(110) is entirely filled into the opening. The third insulator(116) is etch-back. Since the difference of etching selectivity between the third insulator(116) and the second insulator(110), the BST layer(116) is over-etched, thereby forming a recess(117) etched of a portion of the opening(112). A storage electrode is formed by filling a second conductive layer(118) into the recess(117).

Abstract translation: 目的：提供堆叠型电池电容器存储电极及其方法，以通过使用暗图案作为存储电极形成掩模来代替清晰图案来防止存储电极之间的桥接。 构成：通过使用暗图案（或反向图案）（111）作为存储电极形成掩模蚀刻第二绝缘体（110）来形成存储节点形成开口（112）。 通过溅射在开口（112）中形成第一导电层（114）。 与第二绝缘体（110）相比，具有高蚀刻选择性的诸如BST层的第三绝缘体（116）被完全填充到开口中。 第三绝缘体（116）是回蚀刻的。 由于第三绝缘体（116）和第二绝缘体（110）之间的蚀刻选择性的差异，BST层（116）被过度蚀刻，从而形成蚀刻了开口（112）的一部分的凹陷（117）。 通过将第二导电层（118）填充到凹部（117）中而形成存储电极。