公开(公告)号：KR1020170046409A

公开(公告)日：2017-05-02

申请号：KR1020150146706

申请日：2015-10-21

Applicant: 삼성전자주식회사

Inventor： 오명진 ,  김문경 ,  김경문 ,  이재영

IPC: G06F21/44 ,  G06F21/33 ,  G06F9/445 ,  G06F9/44

CPC classification number: G06F8/65 ,  G06F8/62 ,  G06F21/51 ,  G06F21/57 ,  G06F21/64

Abstract: 전자장치가개시된다. 상기전자장치는제1 어플리케이션을저장하기위한메모리, 및프로세서를포함할수 있다. 상기프로세서는제2 어플리케이션을설치하기위한요청을획득하고, 상기요청에반응하여상기제1 어플리케이션에대응하는제1 식별자와상기제2 어플리케이션에대응하는제2 식별자를비교하고, 상기제1 식별자와상기제2 식별자가일치하는경우상기제1 어플리케이션에대응하는제1 서명정보와상기제2 어플리케이션에대응하는제2 서명정보를비교하고, 상기제1 서명정보와상기제2 서명정보가일치하지않는경우상기제1 서명정보와상기제2 어플리케이션에대응하는추가서명정보를비교하고, 상기제1 서명정보와상기추가서명정보가일치하는경우상기제1 어플리케이션의적어도일부를상기제2 어플리케이션의적어도일부를이용하여대체할수 있다. 이외에도명세서를통해파악되는다양한실시예가가능하다.

Abstract translation: 公开了一种电子设备。 电子设备可以包括用于存储第一应用的存储器和处理器。 其中，处理器被配置为：获得安装第二应用的请求;响应于该请求，将对应于第一应用的第一标识符与对应于第二应用的第二标识符进行比较; 当第二标识符匹配时比较与第一应用对应的第一签名信息和与第二应用对应的第二签名信息，将第一签名信息与第二签名信息彼此比较 如果第一签名信息与附加签名信息匹配，则将第一应用的至少一部分与第二应用的至少一部分进行比较 可以被替换。 通过说明书已知的各种实施例也是可能的。

公开(公告)号：KR1020160116533A

公开(公告)日：2016-10-10

申请号：KR1020150044390

申请日：2015-03-30

Applicant: 삼성전자주식회사

Inventor： 김문경

IPC: G06F13/16 ,  G06F12/00

Abstract: 뱅크별리프레쉬동작을관리하는메모리콘트롤러, 메모리시스템및 그동작방법이개시된다. 상기와같은목적을달성하기위하여, 본발명의일 실시예에따른메모리콘트롤러의동작방법에있어서, 상기메모리콘트롤러는다수개의뱅크들에대한억세스동작을관리하고, 어드레스를분석함에의해억세스요청된뱅크를판단하는단계와, 상기판단결과에기반하여, 억세스될것으로예측되는하나이상의뱅크들을선택하는단계와, 상기선택결과에따라상기뱅크들에대한리프레쉬순서를설정하는단계및 상기설정된순서에따라뱅크들에대한리프레쉬동작을제어하는단계를구비하는것을특징으로한다.

公开(公告)号：KR1020160064720A

公开(公告)日：2016-06-08

申请号：KR1020140168680

申请日：2014-11-28

Applicant: 삼성전자주식회사

Inventor： 김문경

IPC: G06F12/02 ,  G06F12/08

CPC classification number: G06F12/084 ,  G06F3/061 ,  G06F3/0631 ,  G06F3/0647 ,  G06F3/0683 ,  G06F2212/6042 ,  G06F12/02 ,  G06F12/0207 ,  G06F12/08

Abstract: 복수(2이상)의프로세서에의해공유되는캐시메모리장치및 이를포함하는전자시스템이제공된다. 본발명의캐시메모리장치는메인메모리에저장된데이터의일부를저장하며, 상기복수(2이상)의프로세서에의해억세스되는캐시메모리및 상기복수의프로세서의각 서비스품질정보(QoS)를저장하고, 해당프로세서의서비스품질정보에따라, 상기캐시메모리내의해당프로세서가관리할수 있는저장공간의크기를다르게할당하는캐시컨트롤러를포함한다.

Abstract translation: 提供了由多个（至少两个）处理器共享的高速缓冲存储器设备和包括其的电子系统。 高速缓冲存储器件包括：高速缓冲存储器，其存储存储在主存储器中并由多个（至少两个）处理器访问的数据; 以及高速缓存控制器，其存储所述多个处理器中的每一个的服务质量（QoS）信息，并且基于所述相关处理器的QOS信息，不同地分配由所述高速缓冲存储器中的相关处理器管理的存储空间的大小。 因此，本发明提供能够不同地控制每个处理器的性能的高速缓存存储器件。

公开(公告)号：KR1020130131135A

公开(公告)日：2013-12-03

申请号：KR1020120054967

申请日：2012-05-23

Applicant: 삼성전자주식회사

Inventor： 김문경

IPC: G06F12/08

CPC classification number: G06F12/0891 ,  G06F12/0842 ,  G06F12/126

Abstract: The present invention discloses a cache controller based on a quality of service (QoS) and an operating method thereof. The QoS based cache controller comprises an entry list determining module outputting a replaceable entry list based on the QoS value of a process; and a cache replacing module writing data to an entry included in the replaceable entry list.

Abstract translation: 本发明公开了一种基于服务质量（QoS）的缓存控制器及其操作方法。 基于QoS的高速缓存控制器包括：条目列表确定模块，基于进程的QoS值输出可替换条目列表; 以及缓存替换模块，将数据写入包含在可替换条目列表中的条目。

公开(公告)号：KR1020110023678A

公开(公告)日：2011-03-08

申请号：KR1020090099907

申请日：2009-10-20

Applicant: 삼성전자주식회사 ,  코넬 유니버시티

Inventor： 샌딥티와리 ,  김문경 ,  조수아마크로빈 ,  채수두 ,  이충만 ,  라비샌커선다라라만

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L49/00 ,  B82Y10/00 ,  G11C13/025 ,  G11C23/00 ,  H01L29/0665

Abstract: PURPOSE: An electro mechanical transistor is provided to improve the reliability of an operation by improving a short channel effect through a movable channel. CONSTITUTION: A source pillar(130) is provided between a substrate and a source electrode. A drain pillar is provided between a substrate and a drain electrode. A movable channel is separated from the source electrode and the drain electrode. A gate nano pillar(110) is provided between the movable channel and the substrate. A first dielectric layer is provided between the movable channel and the gate nano pillar. A second dielectric layer is provided between the source pillar and the source electrode. A third dielectric layer is provided between the drain pillar and the drain electrode.

Abstract translation: 目的：提供一种机电晶体管，通过改善通过可移动通道的短通道效应来提高操作的可靠性。 构成：源极（130）设置在基板和源电极之间。 漏极柱设置在衬底和漏电极之间。 可移动通道与源电极和漏电极分离。 栅极纳米柱（110）设置在可移动通道和基板之间。 第一电介质层设置在可移动沟道和栅极纳米柱之间。 在源极柱和源极之间提供第二电介质层。 在漏极柱和漏电极之间设置第三电介质层。

公开(公告)号：KR1020090059802A

公开(公告)日：2009-06-11

申请号：KR1020070126850

申请日：2007-12-07

Applicant: 삼성전자주식회사

Inventor： 김문경

IPC: G06F9/44 ,  G06F9/06 ,  G06F1/32

CPC classification number: G06F9/30112 ,  G06F9/30141 ,  G06F1/32 ,  G06F9/06 ,  G06F9/30101 ,  G06F9/3857

Abstract: A register updating method, and a register and computer system adopting the same are provided to update information stored in the register, partially. According to the first information, an entry selection unit(910) generates a entry control signal for each region. The first information is transmitted together with the second information to be updated and shows whether to permit the updating for each region within a register block. According to the logical value of the entry control signal generated for each region, a storing unit(920) selects register data from each region and then partially records data.

Abstract translation: 提供寄存器更新方法以及采用该寄存器更新方法的寄存器和计算机系统来部分地更新存储在寄存器中的信息。 根据第一信息，入口选择单元（910）为每个区域生成入口控制信号。 第一信息与要更新的第二信息一起发送，并且显示是否允许对寄存器块内的每个区域进行更新。 根据为每个区域生成的入口控制信号的逻辑值，存储单元（920）从每个区域选择寄存器数据，然后部分地记录数据。

公开(公告)号：KR100885910B1

公开(公告)日：2009-02-26

申请号：KR1020030027543

申请日：2003-04-30

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  김정우 ,  이정현 ,  김문경 ,  황현상

IPC: H01L21/8247

CPC classification number: H01L29/792 ,  H01L21/28194 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66833

Abstract: 소정 거리만큼 이격된 소오스 및 드레인 영역이 형성된 반도체 기판; 및 상기 소오스 및 드레인 영역사이의 상기 반도체 기판 상에 양단이 상기 소오스 및 드레인 영역과 접촉되도록 형성된 게이트 적층물을 구비하는 비휘발성 반도체 메모리 장치에 있어서, 상기 게이트 적층물은 터널링막, 질화막(Si
3 N
4 )보다 유전율이 크고 제1 불순물이 도핑된 제1 트랩 물질막, 상기 질화막보다 유전율이 큰 제1 절연막 및 게이트 전극이 순차적으로 적층되어 구성되고, 상기 제1 불순물은 Dy를 포함하는 란탄계열원소인 것을 특징으로 하는 비휘발성 반도체 메모리 장치를 제공한다. 이러한 본 발명을 이용하면, 도핑 농도에 따라 트랩밀도를 효과적으로 조절할 수 있고, 그에 따라 종래보다 낮은 전압으로 데이터를 기록 및 소거할 수 있으며, 종래보다 빠른 동작 속도를 얻을 수 있다.

公开(公告)号：KR1020050034884A

公开(公告)日：2005-04-15

申请号：KR1020030070643

申请日：2003-10-10

Applicant: 삼성전자주식회사

Inventor： 김문경 ,  김정우 ,  이조원 ,  이은홍 ,  채희순

IPC: H01L27/108

CPC classification number: G11C16/0475 ,  H01L21/28282 ,  H01L29/66833 ,  H01L29/792

Abstract: 소노스 메모리 소자 및 그 제조 방법과 동작방법이 개시되어 있다. 여기서, 본 발명은 소오스 및 드레인 영역과 채널영역이 포함된 반도체층과, 상기 반도체층 상에 구비되어 상기 반도체층과 함께 상부 소노스 메모리 소자를 이루는 상부 적층물과, 상기 반도체층 아래에 구비되어 상기 반도체층과 함께 하부 소노스 메모리 소자를 이루는 하부 적층물을 포함하는 소노스 메모리 장치를 제공하고, 이것의 제조방법 및 동작방법을 제공한다.

公开(公告)号：KR1020050015065A

公开(公告)日：2005-02-21

申请号：KR1020030053537

申请日：2003-08-01

Applicant: 삼성전자주식회사

Inventor： 김정수 ,  양유신 ,  김문경 ,  전상문 ,  최선용 ,  전충삼

IPC: H01L21/66

CPC classification number: G01N21/9501 ,  G01N21/55

Abstract: PURPOSE: An apparatus and a method for inspecting defects are provided to improve accuracy in defect inspection and reduce inspection time by calculating an optimal amplification ratio based on regional characteristics on an object to be inspected. CONSTITUTION: An apparatus for inspecting defects includes a stage(140), a light emitter(110), a detector(130), a controller(160), and a determiner(170). The stage supports and transfers an object to be inspected. The light emitter is apart from the stage by a predetermined distance and sequentially illuminates a light to at least two regions on the object to be inspected. The detector collects the light reflected from the object to be inspected and amplifies the collected light by an amplification ratio. The controller varies the amplification ratio according to regional characteristics corresponding to a variance of the amplified light. The determiner analyzes the amplified light and determines an error on the object to be inspected.

Abstract translation: 目的：提供一种用于检查缺陷的装置和方法，以通过基于待检查对象的区域特性计算最佳放大率来提高缺陷检查的精度并减少检查时间。 构成：用于检查缺陷的装置包括级（140），发光器（110），检测器（130），控制器（160）和确定器（170）。 舞台支持和传送要检查的对象。 光发射器与舞台分开预定距离，并且顺序地将光照射到待检查对象上的至少两个区域。 检测器收集从被检查物体反射的光并以放大率放大收集的光。 控制器根据对应于放大光的方差的区域特性来改变放大率。 确定器分析放大的光并确定待检查对象的错误。

公开(公告)号：KR1020050003101A

公开(公告)日：2005-01-10

申请号：KR1020030043232

申请日：2003-06-30

Applicant: 삼성전자주식회사

Inventor： 엄태민 ,  양유신 ,  전충삼 ,  지윤정 ,  김정수 ,  김문경 ,  전상문 ,  최선용

IPC: H01L21/66

CPC classification number: G01N21/9501 ,  G01N21/47 ,  G01N21/55 ,  G01N2021/556

Abstract: PURPOSE: A method and an apparatus of inspecting a surface of a wafer is provided to perform an accurate surface inspection process by using wafer location information to correct a location of the wafer. CONSTITUTION: A wafer is loaded into a surface inspection region(S100). Incident rays including a first incident ray for sensing a vertical location of the wafer and a second incident ray for inspecting a surface of the wafer are irradiated on the wafer(S200). The location of the wafer is controlled by detecting the first incident ray reflected from the wafer(S300). The surface of the wafer is inspected by detecting the second incident ray scattered by the wafer(S400).

Abstract translation: 目的：提供一种检查晶片表面的方法和装置，以通过使用晶片位置信息来校正晶片的位置来执行精确的表面检查处理。 构成：将晶片装入表面检查区域（S100）。 包括用于感测晶片的垂直位置的第一入射光线和用于检查晶片表面的第二入射光线的入射光线照射在晶片上（S200）。 通过检测从晶片反射的第一入射光来控制晶片的位置（S300）。 通过检测由晶片散射的第二入射光来检查晶片的表面（S400）。