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公开(公告)号：KR1019970024200A
公开(公告)日：1997-05-30
申请号：KR1019950034931
申请日：1995-10-11
Applicant: 삼성전자주식회사
Inventor： 남승희
IPC: H01L27/108
Abstract: 고집적화가 용이하고, 안정된 강유전특성을 확보할 수 있는 FRAM셀의 제조방법에 대해 기재되어 있다.
이는, 반도체기판과 스토리지전극을 접속하기 위한 접촉창이 형성된 반도체기판 상에, 커패시터의 하부전극을 형성하는 단계, 하부전극 상에 장벽층을 증착하는 단계, 장벽층을 평탄화하여 하부전극을 하부전극을 노출시키는 단계, 장벽층 및 하부전극 상에 강유전물질을 증착하는 단계 및 강유전 물질층 상에 커패시터의 상부전극을 형성하는 단계를 포함하여 이루어진다.
따라서, 고집적화에 유리하고, 강유전특성을 안정되게 확보할 수 있다.-
公开(公告)号：KR1019970018570A
公开(公告)日：1997-04-30
申请号：KR1019950031059
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 반도체장치의 캐패시터 형성방법이 개시되어 있다. 본 발명은 소자분리 영역, 트랜지스터, 및 패드전극이 형성된 반도체기판 전면에 층간절연층을 형성하는 단계와, 상기 층간절연층을 선택적으로 식각하여 상기 패드전극을 노출시키는 단계와, 상기 패드전극이 노출된 반도체기판 전면에 핫척(hot chuck) 및 벨쟈(belljar) 히터를 구비하는 매엽식 LPCVD(low pressure CVD) 장비로 도우핑된 반구형 그레인(hemispherical grain) 폴리실리콘층을 증착하는 단계, 및 상기 증착된 반구형 그레인 폴리실리콘층을 패터닝하여 상기 패드도전층과 연결된 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 하부전극의 표면적을 증가시킬 수 있어 상기 하부전극으로 구성되어 캐패시터의 정전용량을 크게 증가시킬 수 있다.-
公开(公告)号：KR100224727B1
公开(公告)日：1999-10-15
申请号：KR1019960060521
申请日：1996-11-30
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/20
Abstract: HSG형성용 웜웰형 반응챔버 및 이를 이용한 커패시터 형성방법에 관해 개시한다. 챔버 바닥에 구비되어 있으면서 기판 가열용 히터가 장착되어 있고 상기 기판을 지지하는 스셉터; 상기 서셉터 둘레의 바닥에 구비되어 있는 반응가스 유입관; 상기 챔버의 서로 다른 측면에 구비되어 있는 가스 배출구 및 웨이퍼 로딩과 언 로딩이 이루어지는 창구; 및 상기 서셉터 상부의 챔버 내벽을 감싸고 있되, 200℃∼500℃의 온도로 유지되는 단열수단을 구비하는 웜웰형 반응챔버를 제공한다.따라서, 상기 반응챔버에 유입되는 HSG막 형성용 반응가스를 공정내내 안정적으로 프리 히팅시켜서 실리콘 전극의 표면에 선택적으로 HSG막을 형성할 수 있으며 HSG핵의 형성에서부터 HSG막 형성에 이르는 공정까지의 시간을 매우 짧게할 수 있다.
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公开(公告)号：KR100200705B1
公开(公告)日：1999-06-15
申请号：KR1019960020441
申请日：1996-06-08
Applicant: 삼성전자주식회사
IPC: H01L21/205
CPC classification number: C23C16/54 , C23C16/24 , C23C16/4401
Abstract: 반도체 디바이스 제조 장치에 관해 개시한다. 본 발명은 또한 상기 반도체 디바이스 제조 장치의 공정 조건 조절 방법 및 상기 제조 장치 및 고정 조건 조절 방법을 이용한 커패시터의 제조방법에 관해 개시한다. 본 발명에 따른 디바이스 제조 장치는 이송 챔버와의 단절을 위한 게이트 밸브에 제1냉각 재킷, 상기 게이트 밸브 이외의 이송 챔버와 연결되는 연결부에 제2냉각 재킷, 반응 챔버내의 기체를 배기하는 배기부에 제3냉각 재킷 및 상기 게이트 밸브, 연결부 및 배기부를 제외한 상,하단벽에 제4냉각 재킷을 구비한다. 또한 공정 조건 조절 방법은 펌핑 다운 시간을 조절하여 카세트 챔버의 압력을 0.05 mtorr 이하로 조절하고, 냉각 챔버와 이송 챔버의 압력을 동일하게 1.0 μTorr 이하로 조절한다.
본 발명에 의하면, 반응 챔버내의 오염원 발생이 최소화되어 신뢰도 높은 공정을 진행할 수 있으며, 특히 HSG-Si을 이용한 커패시터의 하부전극을 형성하는 경우, 표면적 증대를 최대로하여 유전율이 증가된 커패시터를 형성할 수 있게 된다.-
公开(公告)号：KR100195216B1
公开(公告)日：1999-06-15
申请号：KR1019960018524
申请日：1996-05-29
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 반도체 메모리 장치의 커패시터 및 그 제조 방법에 관한 것이다. 본 발명에 의한 커패시터의 하부 전극은 제1 도전층 및 제2 도전층이 차례로 적층된 구조를 가지고, 표면에 선택적으로 HSG가 형성된다. 상기 제1 도전층은 저농도 불순물을 함유하는 비정질 또는 결정질 실리콘으로 구성되고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 구성된다. 본 발명에 의하며, HSG 실리콘층 구조를 적용한 커패시터를 갖춘 반도체 메모리 장치에서 소자의 특성 저하를 방지하면서 양호한 Cmin/Cmax 비율을 얻을 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980040668A
公开(公告)日：1998-08-17
申请号：KR1019960059892
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 반도체 메모리 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 상기 반도체 기판의 소정의 영역을 노출시키는 콘택홀이 형성된 절연층 패턴을 형성하는 단계와, 상기 결과물 전면에 불순물이 고농도로 도핑된 제1 비정질 실리콘막을 형성하는 단계와, 상기 결과물 전면에 불순물이 저농도로 도핑된 제2 비정질 실리콘막을 형성하는 단계와, 상기 제1 비정질 실리콘막 및 제2 비정질 실리콘막을 패터닝하여 하부 전극 패턴을 형성하는 단계와, 상기 결과물을 세정하는 단계와, 상기 결과물 전면에 불순물이 저농도로 도핑된 제3 비정질 실리콘막을 형성하는 단계와, 상기 결과물을 전면 이방성 식각하여 상기 제3 비정질 실리콘막중 상기 각 하부 전극 패턴 사이의 절연막 위에 형성된 부분을 제거함으로써, 고농도 비정질 실리콘막을 저농도 비정질 실리콘막이 감싸는 형태의 하부 전극을 형성하는 단계와, 상기 결과물을 세정하는 단계와, 상기 하부 전극의 저농도 비정질 실리콘막 표면에 선택적으로 굴곡형 결정립을 형성하는 단계와, 상기 결과물을 열처리하는 단계를 포함한다. 본 발명에 의하면, 반도체 메모리 장치의 커패시터를 형성하는 데 있어서 HSG 실리콘막 형성 공정에 의하여 결정립을 크게 하여 커패시턴스의 값을 크게 하면서 Cmin/Cmax 비도 높일 수 있다.
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公开(公告)号：KR1019970054165A
公开(公告)日：1997-07-31
申请号：KR1019960018524
申请日：1996-05-29
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 반도체 메모리 장치의 커패시터 및 그 제조 방법에 관한 것이다. 본 발명에 의한 커패시터의 하부 전극은 제1 도전층 및 제2 도전층이 차례로 적층된 구조를 가지고, 표면에 선택적으로 HSG가 형성된다. 상기 제1 도전층은 저농도 불순물을 함유하는 비정질 또는 결정질 실리콘으로 구성되고, 상기 제2 도전층은 고농도 불순물을 함유하는 비정질 실리콘으로 구성된다. 본 발명에 의하며, HSG 실리콘층 구조를 적용한 커패시터를 갖춘 반도체 메모리 장치에서 소자의 특성 저하를 방지하면서 양호한 Cmin/Cmax 비율을 얻을 수 있다.
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公开(公告)号：KR1019970018563A
公开(公告)日：1997-04-30
申请号：KR1019950030682
申请日：1995-09-19
Applicant: 삼성전자주식회사
Inventor： 남승희
IPC: H01L27/108
Abstract: 스토리지전극, 유전체막 및 플레이트 전극을 포함하는 3차원 구조의 반도체장치의 커패시터를 개시한다. 상기 스토지리 전극은 반도체기판상에 접속된 하부와, 소정의 크기의 직사각형 모양인 제1도전물질이 여러층으로 되어 양단에서는 서로 연결되어 있지만 양단이외는 서로 분리되어 사이사이에 공동이 형성되어 있는 상부로 구성되어 있으며, 상기 플레이트 전극은, 상기 공동에서 유전물질을 사이에 개재하고 제1도전물질이 각 공동에 끼어져 층층으로 구성되어 상기 스토리지 층들이 상호 연결된 지점에 수직한 방향에서 각층이 연결된 하부와 기판 전면에 증착된 상부로 플레이트 전극을 구성하는 것을 특징으로 하는 반도체장치의 커패시터를 제공한다. 본 발명에 의하면, 다층의 절연막, 예컨대 실리콘 산화막을 사용하여 비트라인 방향으로 스토리지 전극을 형성하고 워드라인 방향으로 플레이트 전극을 형성하므로써 새로운 3차원 구조의 커패시터 구조를 이용하게 되어 수배의 충전용량을 확보할 수 있다.
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公开(公告)号：KR1019970018002A
公开(公告)日：1997-04-30
申请号：KR1019950030684
申请日：1995-09-19
Applicant: 삼성전자주식회사
IPC: H01L21/205
Abstract: 본 발명은 박막 형성 장치 및 박막 형성 방법에 관해 게시한다. 반응챔버를 형성하는 벨자(bell jar)와 상기 벨자를 감싸는 벨자 히터(heater)와 상기 벨자 내부에 설치되어 웨이퍼를 가열시키는 히터 블록과 상기 히터 블록 측벽에 형성된 열차단기(thermal shield)와 상기 벨자 내부에서 히터 블록 상부에 형성된 상판(top plate)과 상기 벨자 하부에 형성된 서스 챔버와 상기 벨자 내부에 웨이퍼를 주입하는 로드락포트(load-lock port)와 상기 히터 블록상에 위치한 웨이퍼 장착용 서셉터(susceptor)와 상기 벨자 내부의 진공 형성을 위한 진공포트 및 상기 벨자 내부에 반응가스를 주입하기 위한 반응가스주입구를 구비한 박막 형성 장치를 사용함으로서 박막 균일도가 향상된다.
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