-
公开(公告)号：KR100195202B1
公开(公告)日：1999-06-15
申请号：KR1019950062173
申请日：1995-12-28
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 열산화물과 유사한 식각율을 갖는 실리콘 산화물로 채워진 샐로우 트렌치 소자 분리방법에 대해 기재되어 있다. 이는, 반도체기판에 소정 깊이의 샐로우 트렌치를 형성하는 공정과, 트렌치 내부에 절연물질을 채우는 공정을 구비하는 샐로우 트렌치 소자 분리방법에 있어서, 절연물질은 ECR-CVD법을 이용하여 600℃ 이상의 온도에서 성장된 산화막인 것을 특징으로 한다. 따라서, 본 발명에 의한 샐로우 트렌치 소자 분리방법에 의하면, 웨이퍼의 뒤틀림이 없고 고온 열처리에 의한 접합부등의 특성저하를 방지하여 반도체소자의 집적도, 신뢰성 향상을 기할 수 있다.
-
公开(公告)号：KR100161416B1
公开(公告)日：1998-12-01
申请号：KR1019950020390
申请日：1995-07-11
Applicant: 삼성전자주식회사
IPC: H01L27/092
Abstract: 신규한 반도체장치의 제조방법이 개시되어 있다. 반도체기판 상에 제1 게이트산화막을 형성한 후, 결과물 상에 제1 전도형 모스트랜지스터의 게이트로 사용될 제1 전도형의 도전층을 형성한다. 결과물상에 제1 마스크를 적용하여 제2 전도형의 모스 트랜지스터가 형성될 영역을 개구한다. 상기 제1 마스크를 이용하여 상기 개구된 영역의 제1 전도형 도전층을 식각한 후, 제1 마스크를 제거한다. 결과물 상에 제2 게이트산화막을 형성한 다음, 결과물 상에 제2 전도형 모스 트랜지스터의 게이트로 사용될, 인-시튜 방식으로 제2 전도형의 불순물이 도우프된 도전층을 형성한다. 제1 전도형 도전층 및 제2 전도형 도전층을 패터닝하여 제1 전도형의 모스 트랜지스터 영역 및 제2 전도형의 모스 트랜지스터 영역에 각각 제1 전도형의 게이트 및 제2 전도형의 게이트를 형성한다. 제1 전도형의 게이트의 양 옆에 반도체기판의 표면으로부터 소정의 깊이에 위치하는 제2 전도형의 포켓영역을 형성하고, 제2 전도형의 게이트의 양 옆에 반도체기판의 표면으로부터 소정의 깊이에 의치하는 제1 전도형의 포켓영역을 형성한다. PMOS 트랜지스터의 특성을 열화시키지 않으면서, NMOS 트랜지스터와 PMOS 트랜지스터를 모두 표면채널 모드로 동작시킬 수 있다.
-
公开(公告)号：KR100150986B1
公开(公告)日：1998-10-01
申请号：KR1019940011922
申请日：1994-05-30
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: 구리전극을 갖는 모스 트랜지스터의 제조방법 및 게이트 구조가 개시되어 있다. 반도체기판 상에, 게이트전극이 형성될 부위를 개구시키도록 질화막 패턴을 형성한다. 질화막 패턴의 측면부에 불순물이 도우프된 스페이서를 형성하고,열처리공정에 의해 스페이서 내의 불순물을 기판으로 확산시켜 제1소오스 및 드레인영역을 형성한다. 스페이서에 의해 노출된 기판 상에 게이트절연막을 형성한 다음, 결과물상에 확산 방지 물질층 및 구리막을 차례로 형성한다. 게이트전극이 형성될 부위 이외의 구리막 및 확산 방지 물질층을 식각하여, 구리막으로 이루어진 게이트전극을 형성한 다음, 질화막 패턴을 제거한다. CMP방법 또는 에치백 방법과 고체간 접촉에 의한 확산방법으로 구리전극을 적용한 0.1㎛의 게이트길이를 갖는 모스 트랜지스터를 제조할 수 있다.
-
公开(公告)号：KR1019970077659A
公开(公告)日：1997-12-12
申请号：KR1019960016961
申请日：1996-05-20
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 강유전체막을 유전체막으로 사용하는 캐패시터 및 그 제조방법에 대해 기재되어 있다.
이는, 상부전극; 상부전극 상에 형성된 절연막; 절연막 및 상부전극의 측벽에 형성된 스페이서; 스페이서에 정합되도록 형성된 강유전체막; 및 강유전체막의 하부에 형성된 하부전극을 포함하는 것을 특징으로 한다. 따라서, 상부전극과 강유전체막을 패터닝하는 공정시 강유전체막이 플라즈마 손상을 입는 것을 방지할 수 있다.-
公开(公告)号：KR1019970077323A
公开(公告)日：1997-12-12
申请号：KR1019960015754
申请日：1996-05-13
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: 본 발명은 강유전체 메모리 장치의 층간 절연막 형성 방법에 관한 것으로, 본 발명에 따른 방법은 ECR CVD(Electron Cyclotron Resonance Chemical Vapor Deposition) 장치 내의 웨이퍼의 온도를 300℃ 이하로 유지시키는 단계와, 상기 ECR CVD 장치의 플라즈마 챔버 내에 O
2 , N
2 O, NO 및 NH
3 로 이루어지는 군에서 선택되는 적어도 1개의 가스에 의해 형성되는 플라즈마 가스를 공급하여 공정 압력을 1∼50mTorr로 조절하는 단계와, 상기 ECR CVD 장치의 반응 챔버 내에 반응 가스 대 플라즈마 가스의 가스 공급량이 1:1∼1:15로 되도록, SiH
4 , SiH
2 Cl
2 및 Si
2 H
6 로 이루어지는 군에서 선택되는 적어도 1개의 반응 가스를 공급하는 단계를 포함한다. 본 발명에 의하면, 강유전체 메모리 장치의 제조에 있어서 강유전체의 특성이 후속의 절연막 형성 공정에 의해 열화되는 것을 방지할 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1019970010018B1
公开(公告)日：1997-06-20
申请号：KR1019940000963
申请日：1994-01-19
Applicant: 삼성전자주식회사
Inventor： 문종
IPC: H01L27/08
Abstract: Semiconductor device is manufactured by (a) Gate insulating film(105) is formed on a substrate(101), and a diffusion preventive material layer(106A) and a metal layer(107A) are formed in order on a gate insulating film(105). (b) Etching preventive material layer(108A) is formed on the upper part of metal layer(107A), and the mask pattern(110) of gate electrode is formed on the upper part of etching preventive material layer, (c) Etching preventive cap layer(108) is formed by etching selectively etching preventive material layer(108A) with mask pattern(110), and then mask pattern is removed, (d) Metal layer and diffusion preventive material layer are etched in order, selectively by using etching preventive pattern cap layer as etching preventive mask.
Abstract translation: 半导体装置由（a）在基板（101）上形成栅极绝缘膜（105），并且在栅极绝缘膜（105）上依次形成防扩散材料层（106A）和金属层（107A） ）。 （b）在金属层（107A）的上部形成有防蚀材料层（108A），栅极电极的掩模图案（110）形成在防蚀蚀材料层的上部，（c）防蚀层 通过用掩模图案（110）选择性地蚀刻防蚀材料层（108A）蚀刻形成盖层（108），然后除去掩模图案;（d）通过使用蚀刻选择性地蚀刻金属层和扩散防止材料层 防止图案盖层作为防蚀剂掩模。
-
公开(公告)号：KR1019970008584A
公开(公告)日：1997-02-24
申请号：KR1019950020390
申请日：1995-07-11
Applicant: 삼성전자주식회사
IPC: H01L27/092
Abstract: 신규한 반도체장치의 제조방법이 개시되어 있다. 반도체기판 상에 제1게이트산화막을 형성한 후, 결과물 상에 제1전도형 모스트랜지스터의 게이트를 사용될 제1전도형의 도전층을 형성한다. 결과물상에 제1마스크를 적용하여 제2도전형의 모스 트랜지스터가 형성될 영역을 개구한다.상기 제1마이크를 이용하여 상기 개구된 영역의 제1전도형 도전층을 식각한 후, 제1마스크를 제거한다. 결과물 상에 제2게이트산화막을 형성한 다음, 결과물 상에 제2전도형 모스 트랜지스터의 게이트로 사용될, 인-시튜 방식으로 제2전도형의 불순물이 도우프된 도전층을 형성한다. PMOS 트랜지스터의 특성을 열화시키지 않으면서, NMOS 트랜지스터와 PMOS 트랜지스터를 모두 표면채널 모드로 동작시킬 수 있다.
-
公开(公告)号：KR1019960036040A
公开(公告)日：1996-10-28
申请号：KR1019950006108
申请日：1995-03-22
Applicant: 삼성전자주식회사
Inventor： 문종
IPC: H01L27/085
Abstract: 이트리아를 완층 유전체막으로 사용한 MFS FET 구조를 가지는 강유전체 메모리 장치 및 그 제조방법에 관하여 개시한다. 본 발명은 P형 실리콘 기판과, 상기 P형 실리콘 기판의 소자 분리 영역에 형성된 필드 산화막과, 상기 P형 실리콘 기판의 표면 위에 형성된 게이트 이트리아막과, 상기 게이트 이트리아막 위에 형성된 게이트 강유전체막과, 상기 게이트 강유전체막 위에 형성된 게이트 Tin 전극과, 상기 게이트 Tin 전극을 대칭으로 하여, 상기 P형 실리콘 기판의 표면부분에 상기 제1도전형과 반대의 제2도전형으로 형성된 소스/드레인영역을 포함하는 MFS FET이다. 본발명에 의하면, 상기 이트리아막은 실리콘 기판 위에서 단결정 형성이 용이하고, 이트리아막 위에 양질의 강유전체막을 형성할 수 있다.
-
公开(公告)号：KR1019960035825A
公开(公告)日：1996-10-28
申请号：KR1019950007054
申请日：1995-03-30
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 신규한 반도체장치의 콘택 플러그 형성방법에 개시되어 있다. 기판상에 층간절연막을 형성한 후, 층간 절연막을 식각하여 기판 표면의 일부를 노출시키는 콘택홀을 형성한다. 콘택홀이 형성된 결과물 상에 이온화클러스터빔증착(ICBD) 방법으로 티타늄막을 증착한 후, 질소를 주입하여 콘택홀이 완전히 매몰될 때까지 질화티타늄막을 형성한다. 층간절연막 상부의 질화티타늄막을 식각하여 콘택홀 내의 질화티타늄막을 노출시킨다. 종래의 스퍼터링 방법이나 화학기상증착 방법에 비해 집적도가 증가하고 그레인 사이즈가 큰 양질의 막을 형성할 수 있다.
-
公开(公告)号：KR1019950007055A
公开(公告)日：1995-03-21
申请号：KR1019930015525
申请日：1993-08-11
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 이 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 제1전도형의 반도체 기판상에 그 가장자리는 버즈 비크모양으로 형성된 제1절연막으로, 상기 제1절연막으로 둘러싸인 내부는 상기 제1절연막과 연결됨과 동시에 그 중심부가 개구된 제2절연막으로 이루어진 게이트 절연막; 상기 제2절연막 하부의 반도체 기판내에 형성된 제2전도형의 저농도 제1불순물영역; 상기 제2절연막의 개구된 부분의 반도체 기판내에 형성된 제1전도형의 채널영역; 상기 게이트 절연막 및 채널영역위에 형성된 게이트전극; 및 상기 게이트전극을 중심으로 양측의 반도체 기판내에 상기 제1불순물영역과 연결되도록 형성된 제2전도형의 고농도 제2불순물영역을 구비함을 특징으로 하는 반도체 장치 및 그 제조방법을 제공하는 것이다. 따라서 이 발명은 LOCOS법을 이용하여 두꺼운 게이트 산화막을 형성한 후 게이트전극이 형성될 부분을 리세스 에칭한 것으로서, 게이트 산화막의 버즈 비크부분으로 인하여 소오스/드레인영역 형성시 점진적인 접합(graded junction)형성이 기대되며, 드레시홀드전압 조절을 위한 이온주입시 상기 게이트 산화막의 버즈 비크 부분이 마스크로써 채널지역안에 이온주입 가능한 장점이 있다. 이 두가지 장점으로 핫 캐리어 효과 감소 및 저농도기판 사용이 가능하게 된다.
-
-
-
-
-
-
-
-
-
Search Results
50
records
(took 0.026 seconds)
