-
公开(公告)号：KR100572327B1
公开(公告)日：2006-04-18
申请号：KR1020040052383
申请日：2004-07-06
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/28273 , G11C16/0433 , H01L27/11524
Abstract: 포토리소그라피 공정의 해상도를 능가하여 터널링 절연막을 형성하는 방법은, 기판 상에 제1절연막 및 제2절연막을 형성하는 공정, 리플로 가능한 물질막 패턴을 형성 한 후 이를 리플로 시키는 공정, 제2절연막 및 제1절연막을 제거하여 기판을 노출시키는 공정, 터널링 절연막을 형성하는 공정을 포함한다.
EEPROM, 터널링 산화막Abstract translation: 如何超过形成隧道绝缘膜，形成第一绝缘膜和第二衬底上绝缘膜，在形成该回流的材料膜图案能够回流步骤之后，第二绝缘膜的光刻工艺的分辨率 然后去除第一绝缘膜以暴露衬底，并形成隧穿绝缘膜。
-
公开(公告)号：KR1020060005190A
公开(公告)日：2006-01-17
申请号：KR1020040054077
申请日：2004-07-12
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11524
Abstract: 폭이 최소화되고 수직한 프로파일을 가진 터널절연막 하부의 반도체 기판에 고농도의 불순물을 도핑한 비휘발성 메모리 소자 및 그 제조방법에 대해 개시한다. 그 소자 및 방법은 반도체 기판 내에 제1 도전형으로 도핑된 셀 도핑영역 상부의 소정의 영역에 셀 도핑영역보다 고농도로 도핑된 제1 도전형의 터널 도핑영역과 터널 도핑영역 상에 수직한 측벽 프로파일을 갖는 터널절연막을 포함한다.
터널절연막, 터널 도핑영역, 측벽 프로파일, 셀 도핑영역-
公开(公告)号：KR100524993B1
公开(公告)日：2005-10-31
申请号：KR1020030085766
申请日：2003-11-28
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11524 , H01L27/105 , H01L27/11521 , H01L27/11526 , H01L27/11546
Abstract: 본 발명의 이이피롬셀은 제1 영역 및 제2 영역을 갖는 기판상에 만들어진다. 기판의 제1 영역상에는 제1 선택트랜지스터와 제1 메모리트랜지스터를 포함하는 제1 이이피롬소자가 배치되고, 기판의 제2 영역상에는 제2 선택트랜지스터와 제2 메모리트랜지스터를 포함하는 제2 이이피롬소자가 배치된다. 기판의 제1 영역에서는 제1 드레인영역 및 제1 플로팅영역이 상호 이격되도록 형성된다. 기판의 제2 영역에서는 제2 드레인영역 및 제2 플로팅영역이 상호 이격되도록 형성된다. 기판의 제1 영역과 제2 영역 사이의 공통소스영역에는 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역이 배치된다. 제1 불순물영역과 제3 불순물영역은 DDD(Double Diffused Drain)구조를 형성하고, 제1 불순물영역과 제2 불순물영역은 LDD(Lightly Doped Drain)구조를 형성한다. 즉 제1 불순물영역은 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 제2 불순물영역은 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 제3 불순물영역의 접합깊이는 제2 불순물영역의 접합깊이보다 더 깊다.
-
公开(公告)号：KR1020050095107A
公开(公告)日：2005-09-29
申请号：KR1020040020289
申请日：2004-03-25
Applicant: 삼성전자주식회사
Inventor： 박원호
IPC: G06F12/08
CPC classification number: Y02D10/13
Abstract: 본 발명은 캐쉬메모리를 이용한 데이터 처리 시스템에서 제2레벨 캐쉬를 엑세스하기 이전에 태그필터를 이용하여 CPU(중앙처리장치)가 요구하는 명령어 또는 데이터에 상응하는 태그를 검색하는 저전력 캐쉬장치 및 캐시 제어방법에 관한 것이다. 그 장치는 CPU에서 요구하는 명령어 또는 데이터가 저장되어 있는 경우 히트신호와 함께 상기 명령어 또는 데이터를 출력하는 제1레벨 명령어/데이터 캐쉬; CPU에서 요구하는 명령어 또는 데이터에 상응하는 태그가 저장되어 있는 지 여부에 따라 히트신호 또는 미스신호를 출력하는 태그필터; 및 요구되는 명령어 또는 데이터가 저장되어 있는 경우 히트신호와 함께 명령어 또는 데이터를 출력하는 제2레벨 캐쉬를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 캐쉬메모리를 이용하여 데이터를 처리하는 경우 제2레벨 캐쉬의 엑세스 이전에 상대적으로 그 보다 크기가 작은 태그필터를 검색함으로서 캐쉬메모리의 구동에 필요한 전력소모를 감소시킬 수 있으며, 빠른 엑세스 속도로 CPU가 요구하는 데이터를 빠르게 제공하여 전체적인 시스템의 성능향상을 기대할 수 있다.-
公开(公告)号：KR100439837B1
公开(公告)日：2004-09-18
申请号：KR1019970045592
申请日：1997-09-03
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: PURPOSE: A non-volatile memory device for high speed rewriting is provided to easily program a selected memory cell without erasing whole memory cells in a rewrite process by including a control transistor that blocks a current path between memory cells through a common ground in rewriting a memory cell array. CONSTITUTION: A select transistor has a drain connected to a bitline, a gate connected to a wordline, and a source. A cell transistor includes a drain connected to the source of the select transistor, a control gate connected to a sense line, and a floating gate formed under the control gate and surrounded by an insulation layer. The first transistor includes a drain connected to the bitline and the drain of the select transistor, a gate connected to the wordline, and a source. The second transistor has a drain connected to the source of the first transistor, a control gate connected to a sense line, a floating gate formed as one body with the floating gate of the cell transistor, and a source. A control transistor has a drain connected to the source of the second transistor, a gate connected to a control line, and a source connected to a common ground.
-
Patent Agency Ranking
公开(公告)号：KR1020030016915A
公开(公告)日：2003-03-03
申请号：KR1020010050995
申请日：2001-08-23
Applicant: 삼성전자주식회사
Inventor： 박원호
IPC: H01L27/115 , H01L21/8247 , H01L29/788
Abstract: PURPOSE: A non-volatile memory device and a method for fabricating the same are provided to prevent the generation of a channel from a lower portion of an isolation layer by using a dummy pattern for dropping a high voltage applied to a selection gate electrode. CONSTITUTION: A plurality of active regions(204) are defined by forming an isolation layer(202) on a predetermined region of a semiconductor substrate(200). A tunnel oxide layer(210) and a gate insulating layer(208) are formed on each predetermined regions of the active regions(204). A floating gate(212a) and a gate interlayer dielectric pattern are formed on the active regions(204). A dummy pattern(212b) and an insulating layer pattern(214b) are formed on the isolation layer. The second conductive layer is formed on the resultant. A control gate electrode(218) and a selection gate electrode(220) are formed by patterning the second conductive layer. The floating gate(212a) is formed on the tunnel oxide layer(210). The control gate electrode(218) is formed on the floating gate(212a). The selection gate electrode(220) is formed on the dummy pattern(212b).
Abstract translation: 目的：提供一种非易失性存储器件及其制造方法，以通过使用用于降低施加到选择栅电极的高电压的虚拟图案来防止从隔离层的下部产生通道。 构成：通过在半导体衬底（200）的预定区域上形成隔离层（202）来限定多个有源区（204）。 隧道氧化物层（210）和栅极绝缘层（208）形成在有源区域（204）的每个预定区域上。 在有源区（204）上形成浮栅（212a）和栅层间电介质图案。 在隔离层上形成虚设图案（212b）和绝缘层图案（214b）。 在所得物上形成第二导电层。 通过对第二导电层进行构图来形成控制栅电极（218）和选择栅电极（220）。 浮动栅极（212a）形成在隧道氧化物层（210）上。 控制栅电极（218）形成在浮动栅极（212a）上。 选择栅极（220）形成在虚拟图案（212b）上。
-
公开(公告)号：KR100311971B1
公开(公告)日：2001-12-28
申请号：KR1019980057517
申请日：1998-12-23
Applicant: 삼성전자주식회사
IPC: H01L27/112
Abstract: 메모리 셀의 축소와 공정 신뢰성 향상을 이룰 수 있도록 한 비휘발성 메모리 반도체 소자 및 그 제조방법이 개시된다. 반도체 기판 상의 소정 부분에는 터널 절연막이 형성되어 있고, 상기 터널 절연막이 형성되어 있는 부분을 제외한 영역의 상기 기판 상에는 게이트 절연막이 형성되어 있으며, 상기 터널 절연막과 그 주변의 게이트 절연막 상의 소정 부분에는 "플로우팅 게이트/층간 절연막/센스 게이트" 적층 구조의 센스 트랜지스터가 형성되어 있고, 상기 센서 트랜지스터 일측의 게이트 절연막 상에는 "제1 셀렉트 게이트/층간 절연막/제2 셀렉트 게이트" 적층 구조의 셀렉트 트랜지스터가 형성되어 있으며, 상기 터널 절연막 하측의 기판 내부에는 셀렉트 게이트와 소정 부분 오버랩되도록 정션 영역이 형성되어 있고, 상기 정션 영역과 소정 간격 이격된 지점의 기판 내부에는 센스 트랜지스터와 소정 부분 오버랩되도록 소오스 영역이 형성되어 있으며, 상기 정션 영� ��과 소정 간격 이격된 지점의 기판 내부에는 셀렉트 트랜지스터와 소정 부분 오버랩되도록 드레인 영역이 형성되어 있는 구조의 비휘발성 메모리 반도체 소자가 제공된다. 그 결과, 활성역역 위에 플로우팅 게이트가 한 개만 존재하도록 하면서도 플로우팅 게이트와 센스 게이트 및 셀렉트 게이트를 한번의 식각공정을 이용하여 동시에 형성할 수 있게 되므로 단위 메모리 셀의 축소와 공정 신뢰성 향상을 동시에 이룰 수 있게 된다.
-
公开(公告)号：KR1020000025134A
公开(公告)日：2000-05-06
申请号：KR1019980042080
申请日：1998-10-08
Applicant: 삼성전자주식회사
Inventor： 박원호
IPC: H01L27/085
Abstract: PURPOSE: A method for fabricating a complementary metal oxide semiconductor is provided to simplify a fabrication process by changing a process so as to adjust a threshold voltage of a negative NMOS transistor to a zero voltage without an additional mask at forming CMOS. CONSTITUTION: In a method for fabricating a semiconductor device comprising a PMOS transistor and an NMOS transistor which have a channel on a semiconductor substrate(10), respectively, a portion of the channel of the NMOS transistor and all the channel of the PMOS transistor are simultaneously blocked by use of a photosensitive film(22). As performing an ion implantation for a threshold voltage adjustment by use of the photosensitive film as a mask, a channel of the NMOS transistor corresponding to the portion not blocked has a threshold voltage of about0.6-1.1 volts. And, a channel of the NMOS transistor blocked by the photosensitive film has a threshold voltage of -0.2 to 0.2 volts.
Abstract translation: 目的：提供一种制造互补金属氧化物半导体的方法，以通过改变处理来简化制造工艺，以便在形成CMOS的情况下将负极性NMOS晶体管的阈值电压调整为零电压，而不需要额外的掩模。 构成：在用于制造包括PMOS晶体管和NMOS晶体管的半导体器件的方法中，分别在半导体衬底（10）上具有沟道，NMOS晶体管的沟道的一部分和PMOS晶体管的所有沟道是 同时通过使用感光膜（22）阻挡。 为了通过使用感光膜作为掩模进行阈值电压调整的离子注入，与未被阻挡的部分对应的NMOS晶体管的沟道具有约0.6-1.1伏特的阈值电压。 并且，由感光膜阻挡的NMOS晶体管的通道具有-0.2至0.2伏特的阈值电压。
-
公开(公告)号：KR100170680B1
公开(公告)日：1999-02-01
申请号：KR1019950022939
申请日：1995-07-28
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 신규한 불휘발성 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 제1도전형의 반도체기판 상에 절연막을 개재하여 부유게이트, 층간절연막 및 제어게이트가 수직 적층된 셀 트랜지스터가 형성된다. 상기 층간절연막을 게이트절연막으로 사용하고 제어게이트를 게이트로 사용하는 패스 트랜지스터가 셀 트랜지스터에 인접한 영역에 형성된다. 제어게이트를 사이에 둔 기판 표면에, 소오스/드레인으로 작용하는 제2도전형의 제1 및 제2불순물영역이 형성된다. 부유게이트 일측면 하부의, 제1 및 제2불순물영역 중의 어느 하나의 절연막 사이에 터널절연막이 형성된다. 터널절연막 하부에, 제1 및 제2불순물영역 중의 어느 하나에 접하는 제2도전형의 제3불순물영역이 형성된다. 단순화된 공정으로 과도소거에 의한 판독 오동작을 방지할 수 있다.
-
公开(公告)号：KR1019980028194A
公开(公告)日：1998-07-15
申请号：KR1019960047192
申请日：1996-10-21
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 반도체 기판상에 축소된 면적을 가지는 불휘발성 반도체 메모리 셀에 관한 것으로, 상기 메모리 셀은 소오스 영역, 드레인 영역, 채널 영역과, 상기 채널 영역과 드레인 영역 사이의 도전 영역과, 그 도전 영역 상부에 터널 절연막을 가지는 게이트 절연막과, 측벽 및 하부가 상기 게이트 절연막에 의해 상부는 층간 절연막에 의해 절연되는 제 1도전층과, 상기 터널 절연막 표면과 상기 채널 영역 상의 상당하는 위치에 형성된 제 2도전층을 가진다. 따라서, 간단한 제조수순을 가지며 축소된 면적의 단위셀을 구현할 수 있는 효과가 있다.
-
-
-
-
-
-
-
-
-
Search Results
110
records
(took 0.025 seconds)
