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公开(公告)号：KR100706791B1
公开(公告)日：2007-04-12
申请号：KR1020050069564
申请日：2005-07-29
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/42328 , G11C16/0425 , H01L27/115 , H01L27/11521 , H01L29/7883
Abstract: 비휘발성 메모리 장치 및 그 형성 방법 그리고 동작 방법을 제공한다. 이 장치에서 하나의 기억 트랜지스터가, 부유 게이트와 제어 게이트가 스택을 이루는 상태에서, 상기 부유 게이트의 양측벽을 덮는 측벽 선택 게이트들을 구비하는 것을 특징으로 한다. 상기 측벽 선택 게이트들은 스페이서 형태를 갖는다. 상기 측벽 선택 게이트들이 상기 부유 게이트의 측벽에서 스페이서 형태를 가지므로 셀 집적도를 향상시킬 수 있다. 또한 상기 부유 게이트의 양측벽에 측벽 선택 게이트들이 위치하므로, 비트라인과 공통 소오스 라인으로부터 인가되는 전압을 제어할 수 있어 종래와 같은 기입/소거 오류를 방지할 수 있고 이로써 문턱 전압의 산포를 개선할 수 있다.
비휘발성 메모리 장치-
公开(公告)号：KR100524993B1
公开(公告)日：2005-10-31
申请号：KR1020030085766
申请日：2003-11-28
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11524 , H01L27/105 , H01L27/11521 , H01L27/11526 , H01L27/11546
Abstract: 본 발명의 이이피롬셀은 제1 영역 및 제2 영역을 갖는 기판상에 만들어진다. 기판의 제1 영역상에는 제1 선택트랜지스터와 제1 메모리트랜지스터를 포함하는 제1 이이피롬소자가 배치되고, 기판의 제2 영역상에는 제2 선택트랜지스터와 제2 메모리트랜지스터를 포함하는 제2 이이피롬소자가 배치된다. 기판의 제1 영역에서는 제1 드레인영역 및 제1 플로팅영역이 상호 이격되도록 형성된다. 기판의 제2 영역에서는 제2 드레인영역 및 제2 플로팅영역이 상호 이격되도록 형성된다. 기판의 제1 영역과 제2 영역 사이의 공통소스영역에는 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역이 배치된다. 제1 불순물영역과 제3 불순물영역은 DDD(Double Diffused Drain)구조를 형성하고, 제1 불순물영역과 제2 불순물영역은 LDD(Lightly Doped Drain)구조를 형성한다. 즉 제1 불순물영역은 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 제2 불순물영역은 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 제3 불순물영역의 접합깊이는 제2 불순물영역의 접합깊이보다 더 깊다.
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公开(公告)号：KR1020080111963A
公开(公告)日：2008-12-24
申请号：KR1020070060573
申请日：2007-06-20
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: G11C16/0458 , G11C8/08 , H01L21/28273 , H01L27/115 , H01L27/11521 , H01L29/42332 , H01L27/10885
Abstract: A non-volatile memory device and a method of formation thereof are provided to prevent program disturbance with an isolation gate line. A non-volatile memory device comprises a semiconductor substrate and a memory cell unit. A memory cell unit is arranged on the semiconductor substrate with a matrix type of a matrix direction. The memory cell unit comprises a turner insulating layer(110), a first memory gate and second memory gates(102a,120b), an isolation gate(130), and a word line(140). The turner insulating layer is located on the surface of the semiconductor substrate. The first memory gate and the second memory gate are arranged on the turner insulating layer with being separated from each other. The isolation gate is arranged between the first memory gate and the second memory gate. The word line covers the first memory gate, the second memory gate and the isolation gate.
Abstract translation: 提供了非易失性存储器件及其形成方法，以通过隔离栅极线来防止程序干扰。 非易失性存储器件包括半导体衬底和存储单元单元。 存储单元单元以矩阵型的矩阵方向布置在半导体衬底上。 存储单元单元包括转栅绝缘层（110），第一存储栅极和第二存储栅极（102a，120b），隔离栅极（130）和字线（140）。 转栅绝缘层位于半导体衬底的表面上。 第一存储栅极和第二存储栅极被布置在彼此分离的转子绝缘层上。 隔离栅极被布置在第一存储器栅极和第二存储器栅极之间。 字线覆盖第一个存储器栅极，第二个存储器栅极和隔离栅极。
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公开(公告)号：KR1020050082332A
公开(公告)日：2005-08-23
申请号：KR1020040010759
申请日：2004-02-18
Applicant: 삼성전자주식회사
Inventor： 김주리
IPC: H01L27/115
CPC classification number: H01L21/823462 , H01L29/66825 , H01L29/7884
Abstract: 온 셀 문턱전압 특성이 개선된 메모리 셀을 구비하는 비휘발성 메모리 소자를 제공한다. 비휘발성 메모리 셀은 이중 접합 구조인 소스 영역에서의 이온주입 깊이가 플로팅 접합 영역과 드레인 영역보다 상대적으로 얕은 메모리 트랜지스터를 갖는다.
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公开(公告)号：KR1020060006220A
公开(公告)日：2006-01-19
申请号：KR1020040055132
申请日：2004-07-15
Applicant: 삼성전자주식회사
IPC: H01L29/872
CPC classification number: H01L29/872 , H01L29/47 , H01L29/66143
Abstract: 쇼트키 장벽접합을 갖는 반도체 소자 및 그 제조방법을 제공한다. 식각속도가 다른 절연층으로 이루어진 층간절연막을 형성하고 이방성 식각 및 등방성 식각을 실시함으로써 기판과 인접한 부분의 측벽에 경사진 프로파일을 가지는 오프닝을 형성한 후 도전성 플러그를 형성한다. 결과적으로 도전성 플러그 가장자리의 곡률반경을 증가시켜 전계의 집중을 방지함으로써 쇼트키 효과에 의한 쇼트키 장벽 다이오드의 역방향 항복을 억제할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR100493061B1
公开(公告)日：2005-06-02
申请号：KR1020030040087
申请日：2003-06-20
Applicant: 삼성전자주식회사
IPC: H01L29/788
CPC classification number: H01L27/11526 , H01L21/76224 , H01L21/823842 , H01L21/823857 , H01L21/823892 , H01L27/0922 , H01L27/105 , H01L27/11546
Abstract: 트랜지스터들의 동작 특성이 최적화된 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치가 제공된다. 단일 칩 데이터 처리 장치는 제1 도핑 농도를 가지는 기판, 기판에 형성된 제1 웰, 제1 웰보다 깊고 제1 도핑 농도보다 높은 농도를 가지는 제2 웰 및 제2 웰 상에 형성된 비휘발성 메모리 셀을 포함한다. 기판에는 서로 다른 4가지 종류의 웰들을 포함할 수 있다.
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公开(公告)号：KR1020080113966A
公开(公告)日：2008-12-31
申请号：KR1020070063057
申请日：2007-06-26
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/28282 , H01L21/28273 , H01L29/42328 , H01L29/42332 , H01L29/42344 , H01L29/42348 , H01L29/7887 , H01L29/7923 , H01L21/28141
Abstract: The nonvolatile memory and manufacturing method thereof are provided to decrease the difference of the threshold voltage shift and to improve the reliability of the nonvolatile memory. The nonvolatile memory comprises the lower part of the semiconductor substrate(200), the top semiconductor pattern(204a), the element isolation pattern,(206), the bottom charge storage layer, the gate conductive structure(224), the first top charge storage layer(217a) and the second top charge storage layer(218a), and the source / drain region(226). The top semiconductor pattern is located on the lower part of the semiconductor substrate. The element isolation pattern defines the active area in the lower part of the semiconductor substrate and top semiconductor pattern. The lower part charge storage layer is interposed between the top semiconductor pattern and lower part of the semiconductor board. The gate conductive structure crosses the top semiconductor pattern. The first top charge storage layer and the second top charge storage layer are separated from each other between the gate conductive structure and top semiconductor pattern. The source / drain region is formed in the top semiconductor pattern of the gate conductive structure.
Abstract translation: 提供非易失性存储器及其制造方法以减小阈值电压偏移的差异并提高非易失性存储器的可靠性。 非易失性存储器包括半导体衬底（200）的下部，顶部半导体图案（204a），元件隔离图案（206），底部电荷存储层，栅极导电结构（224），第一顶部充电 存储层（217a）和第二顶部电荷存储层（218a）以及源极/漏极区域（226）。 顶部半导体图案位于半导体衬底的下部。 元件隔离图案限定半导体衬底的下部的有源区域和顶部半导体图案。 下部电荷存储层介于顶部半导体图形和半导体板的下部之间。 栅极导电结构与顶部半导体图案交叉。 第一顶部电荷存储层和第二顶部电荷存储层在栅极导电结构和顶部半导体图案之间彼此分离。 源极/漏极区域形成在栅极导电结构的顶部半导体图案中。
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公开(公告)号：KR1020080000239A
公开(公告)日：2008-01-02
申请号：KR1020060057872
申请日：2006-06-27
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: A semiconductor device having a device isolation layer and a manufacturing method thereof are provided to prevent a dent portion of a liner from being directly contacted with a gate conductive film by forming an insulation spacer at an interface between activation and field regions. A semiconductor device includes a trench, a sidewall oxide film(130), a liner(140), an insulation film(150), and an insulation spacer(162). The trench is formed on a semiconductor substrate. The sidewall oxide film is formed along an inner wall of the trench. The liner is formed on the sidewall oxide film. The trench is filled with an insulation film. The insulation film has a step portion, which is higher than the semiconductor substrate surface. The insulation spacer is formed at both sides of the insulation film. A device isolation film is formed on the insulation film.
Abstract translation: 提供具有器件隔离层的半导体器件及其制造方法，以通过在激活区域和场区域之间的界面处形成绝缘间隔物来防止衬垫的凹陷部分与栅极导电膜直接接触。 半导体器件包括沟槽，侧壁氧化膜（130），衬垫（140），绝缘膜（150）和绝缘间隔物（162）。 沟槽形成在半导体衬底上。 侧壁氧化物膜沿着沟槽的内壁形成。 衬里形成在侧壁氧化膜上。 沟槽填充有绝缘膜。 绝缘膜具有高于半导体衬底表面的台阶部分。 绝缘垫片形成在绝缘膜的两侧。 在绝缘膜上形成器件隔离膜。
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公开(公告)号：KR1020070014709A
公开(公告)日：2007-02-01
申请号：KR1020050069564
申请日：2005-07-29
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/42328 , G11C16/0425 , H01L27/115 , H01L27/11521 , H01L29/7883 , H01L21/28273
Abstract: An NVM(non-volatile memory) device is provided to avoid writing/reading error while improving integration of a cell by making one memory transistor include sidewall select gates covering both sidewalls of a floating gate while the floating gate and a control gate are stacked. A first gate insulation layer(5) is formed on a semiconductor substrate(1). A floating gate(7a) is formed on the first gate insulation layer. The upper surface and both lateral surfaces of the floating gate are covered with a second gate insulation layer. The second gate insulation layer(9) formed on one sidewall of the floating gate is covered with a first sidewall select gate(11a). The second gate insulation layer formed on the other sidewall of the floating gate is covered with a second sidewall select gate(11b). An intergate dielectric(16) is formed on the first sidewall select gate, the second gate insulation layer and the second sidewall select gate. A control gate exposes the intergate dielectric formed on the first and the second sidewall select gates, overlapping the floating gate on the intergate dielectric. A source region(23a) is formed in the semiconductor substrate that is adjacent to the first sidewall select gate and is separated from the floating gate. A drain region(23b) is formed in the semiconductor substrate that is adjacent to the second sidewall select gate and is separated from the floating gate. The first gate insulation layer under the first and the second sidewall select gates is thicker than the first gate insulation layer under the floating gate.
Abstract translation: 提供NVM（非易失性存储器）器件以避免写入/读取错误，同时通过使一个存储器晶体管包括覆盖浮置栅极的侧壁的侧壁选择栅极，同时浮置栅极和控制栅极堆叠来改善单元的集成。 在半导体衬底（1）上形成第一栅极绝缘层（5）。 在第一栅绝缘层上形成浮栅（7a）。 浮置栅极的上表面和两个侧表面被第二栅极绝缘层覆盖。 形成在浮置栅极的一个侧壁上的第二栅极绝缘层（9）被第一侧壁选择栅极（11a）覆盖。 形成在浮动栅极的另一个侧壁上的第二栅极绝缘层被第二侧壁选择栅极（11b）覆盖。 在第一侧壁选择栅极，第二栅极绝缘层和第二侧壁选择栅极上形成隔间电介质（16）。 控制栅极暴露形成在第一和第二侧壁选择栅极上的隔间电介质，与栅极间电介质上的浮置栅极重叠。 源极区域（23a）形成在与第一侧壁选择栅极相邻并与浮动栅极分离的半导体衬底中。 漏极区域（23b）形成在与第二侧壁选择栅极相邻并且与浮动栅极分离的半导体衬底中。 在第一和第二侧壁选择栅极下方的第一栅极绝缘层比浮动栅极之下的第一栅极绝缘层厚。
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公开(公告)号：KR100655283B1
公开(公告)日：2006-12-11
申请号：KR1020040081861
申请日：2004-10-13
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 이이피롬 장치 및 그 제조 방법을 제공한다. 이 이이피롬은 반도체기판의 소정영역에 배치되어 활성영역들을 정의하는 소자분리막, 상기 활성영역을 가로지르는 한 쌍의 제어 게이트들, 상기 제어 게이트들 사이에 배치되어 상기 활성영역을 가로지르는 한 쌍의 선택 게이트들, 상기 제어 게이트들과 상기 활성영역 사이에서 차례로 적층된 부유 게이트 및 게이트 층간절연막 패턴, 상기 부유 게이트와 상기 활성영역 사이에 개재된 메모리 트랜지스터의 게이트 절연막 및 상기 메모리 트랜지스터의 게이트 절연막보다 얇은 터널 절연막, 및 상기 선택 게이트들과 상기 활성영역 사이에 개재된 선택 트랜지스터의 게이트 절연막을 포함한다. 이때, 상기 터널 절연막은 상기 부유 게이트의 일측에 정렬되는 것을 특징으로 한다.
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