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公开(公告)号：KR100190089B1
公开(公告)日：1999-06-01
申请号：KR1019960037219
申请日：1996-08-30
Applicant: 삼성전자주식회사
IPC: G11C16/04
CPC classification number: G11C16/26 , G11C16/0483 , G11C16/10
Abstract: 본 발명은 플레쉬 메모리장치 및 그 구동방법에 관한 것이다. 본 발명에 따른 플레쉬 메모리장치는, 메탈과 같은 전도체가 비트라인 콘택과 이웃한 스트링 블락의 소오스라인 콘택 사이에 트위스트 형태로 연결되는 선택적인 비트라인(Alternative Bitline)으로 구성되어 있으므로, 소오스라인의 엑티브 저항을 제거할 수 있고, 별도의 소오스라인용 메탈영역이 필요치않아 칩 면적을 감소시킬 수 있는 장점이 있다. 또한 본 발명에 따른 플레쉬 메모리장치는, 모든 비트라인 콘택영역에 PNP형 바이폴라 트랜지스터가 형성되어 있으므로, 소오스라인으로 셀전류가 흐를 경우, 상기 바이폴라 트랜지스터의 베이스에 베이스전류가 흐르게 되어 바이폴라 트랜지스터의 게인에 의하여 증폭된 컬렉터전류가 발생되게 되며, 이에 따라 셀전류가 증가되는 장점이 있다. 따라서 셀전류가 증가됨으로써 소오스라인으로 흐르는 센싱전류가 줄어들 수 있으므로, 단위 스트링내의 셀 수가 확장될 수 있으며 집적도를 향상시킬 수 있는 장점이 있다.
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公开(公告)号：KR100190009B1
公开(公告)日：1999-06-01
申请号：KR1019950069733
申请日：1995-12-30
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 불휘발성 메모리 장치 및 그 제조방법과 동작방법에 관해 개시되어 있다. 기판의 웰 영역이 상기 기판 아래에 형성된 절연막 및 상기 기판을 관통하여 상기 절연막과 접촉되어 있는 필드 산화막에 의해 비트라인 단위로 분리되어 워드라인 방향으로 이웃하는 웰과 독립되어 있고 상기 독립된 웰 영역 상에 부유게이트, 상기 워드라인과 연결된 제어게이트와 소오스 및 드레인을 구비하는 메모리 셀들이 상기 비트라인에 시리즈로연결되는 낸드(NAND)형 불휘발성 메모리 장치에 있어서, 선택된 워드라인에 프로그램 전압을, 선택 비트라인에 0V를, 선택 메모리 셀의 제어 게이트와 비 선택 메모리 셀의 워드라인에 패스 전압을 인가하여 선택 메모리 셀에 데이터를 저장하고, 상기 독립된 웰중 선택된 웰에 소거 전압을 인가하고 비 선택된 웰은 플로팅(floating)시키며, 선택된 워드라인에 0V를 인가하고, 비선택 워드라인은 플로팅시� � 상기 메모리 셀중 선택된 메모리 셀에 저장된 데이터를 소거한다.
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公开(公告)号：KR1019980026196A
公开(公告)日：1998-07-15
申请号：KR1019960044561
申请日：1996-10-08
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 본 발명은 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것으로, 메모리셀영역의 메모리 트랜지스터와 연결된 주변회로영역의 선택트랜지스터를 제조하기 위한 방법에 관한 것으로서 선택트랜지스터의 채널폭의 증가없이도 식각공정시 활성영역의 피팅을 방지하며 셀어레이 면적이 축소된 선택트랜지스터를 제조할 수 있는 효과가 있다.
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公开(公告)号：KR1019980022229A
公开(公告)日：1998-07-06
申请号：KR1019960041323
申请日：1996-09-20
Applicant: 삼성전자주식회사
IPC: G11C16/06
Abstract: 본 발명은 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지하는 플래시 메모리 장치의 구동방법에 관한 것으로, 스트링 블록이, 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성되고, 상기 스트링 블록과 마찬가지로 복수개의 비� ��라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성된 다른 스트링 블록이 상기 스트링 블록의 제 1 및 제 2 스트링의 일단이 연결되는 비트라인 콘택을 공유하여 대칭으로 구성되고, 비트라인 콘택을 통해 각각 상기 스트링 블록 및 다른 스트링 블록의 제 1 및 제 2 스트링의 일단과 연결되는 제 1 라인이, 이� �한 스트링 블록 및 그 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2 개의 스트링의 일단이 연결되는 소오스라인 콘택에 각각 연결되고, 소오스라인 콘택을 통해 상기 스트링 블록 및 다른 스트링 블록의 상기 제 1 및 제 2 스트링의 다른 일단과 연결되는 제 2 라인이, 또다른 이웃한 스트링 블록 및 그 또다른 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2개의 스트링의 일단이 연결되는 비트라인 콘택에 연결되며, 상기 스트링 블록 및 다른 스트링 블록이 벌크에 형성되고 상기 스트링 블록 및 다른 스트링 블록이 2 차원적으로 배열되어 메모리셀 어레이가 구성되는 플래시 메모리 장치의 구동방법에 있어서, 상기 벌크에 소거전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인 및 상기 복수개의 소오스라인 선택라인에 상기 소거전압과 동일한 전압을, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인에 0V를 인가함으로써 소거동작이 수행되고, 먼저 상기 제 1 및 제 2 라인에 공급전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인, 상기 복수개의 소오스 선택라인, 상기 복수개의 워드라인에 공급전압(Vcc)을 소정의 시간동안 인가하여 메모리셀의 채널영역을 프리챠아지시킨 다음에, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인 및 상기 다른 스트링 블록의 복수개의 워드라인에 프로그램전압(Vpgm)을, 상기 스트링 블록의 비선택 워드라인 및 상기 스트링 블록 및 다른 스트링 블록의 복수개의 비트라인 선택라인에 상� �� 프로그램전압 보다 낮고 공급전압 보다 높은 전압(Vpass)을 인가하여, 상기 선택 워드라인에 연결된 메모리셀의 채널영역을 프리챠아지전압 이상으로 셀프부스팅시킨 후, 상기 스트링 블록의 제 1 및 제 2 스트링 중 선택 스트링의 메모리셀의 부스팅된 전압을 방전시키기 위해 상기 스트링 블록의 복수개의 소오스라인 선택라인 중 비선택 스트링에 해당하는 것과 상기 복수개의 비트라인 선택라인에 0V를, 상기 제 1 및 제 2 라인 중 선택 비트라인의 소오스라인에 해당하는 것에 0V를 인가함으로써 프로그램동작이 수행된다. 이와같은 방법에 의해서, 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지할 수 있다.
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公开(公告)号：KR1019980018057A
公开(公告)日：1998-06-05
申请号：KR1019970010690
申请日：1997-03-27
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 각 스트링 또는 비트라인마다 플레이트 라인을 독립적으로 배치하여 비트라인과 플레이트 라인에 프로그램 전압을 동시에 인가하여 줌으로써, 캐패시티브 커플링 전압을 유기시켜 프로그램 시간을 줄이고 캐패시티브 커플링율을 증가시켜 프로그램 전압을 감소시킬 수 있는 멀티비트 플래쉬 EEPROM 및 그의 구동 방법에 관한 것으로, 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 증가형 소오스 선택 트랜지스터, 그리고 상기 제 2 스트링 선택 트랜지스터와 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 1 스트링과; 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 증가형 소오스 선택 트랜지스터, 그리고 상기 제 2 스트링 선택 트랜지스터와 소오스 트랜지스터 사이에 다수의 직렬 연결된 메모리 셀 트랜지스터를 구비하는 제 2 스트링과; 1쌍의 제 1 내지 제 2 스트링과 콘택을 통해 전기적으로 공유되어 연결된 하나의 비트라인과, 상기 1쌍의 각 스트링 사이에 형성되고, 각 스트링상에 각각 독립적으로 배열되며, 비트라인 방향으로 연장 형성된 1쌍의 플레이트 라인을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터의 드레인은 상기 비트라인에 연결되고 게이트는 제 1 스트링 선택 라인에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터의 게이트는 제 1 스트링 선택 라인에 공통 연결되며, 각 스트링의 다수개의 메모리 셀들의 콘트롤 게이트는 각각 해당 워드라인에 연결되고, 각 스트링의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 연결되고 소오스는 공통 소오스 라인에 공통 연결되며, 이 1쌍의 스트링이 행방향으로 반복 배열되는 구조를 갖는다.
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Patent Agency Ranking
公开(公告)号：KR100138315B1
公开(公告)日：1998-04-28
申请号：KR1019940019807
申请日：1994-08-11
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: EEPROM의 제조방법에 대해 개시되어 있다. 이는 플로우팅 게이트와 워드라인이 형성되어 있는 결과물상에 소오스/드레인이 표면으로 노출되도록 절연막을 형성하는 제 1 공정, 결과물 전면에 제 1 도전층을 형성하는 제 2 공정 및 상기 제 1 도전층을 열처리하여 소오스/드레인 표면에 제 2 도전층을 형성하는 제 3 공정을 포함하는 것을 특징으로 한다. 따라서, 공정이 단순하면서도 스트링이 발생하지 않는 불휘발성 메모리소자의 제조방법을 제공할 수 있다.
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公开(公告)号：KR1019970063755A
公开(公告)日：1997-09-12
申请号：KR1019960004697
申请日：1996-02-26
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 공유된 비트라인 셀에서의 리드(read) 전류를 개선시킬 수 있는 플래쉬 메모리 셀 및 그 동작방법이 개시된다. 본 발명은 공핍형 스트링 선택트랜지스터의 게이트 산화막의 두께를 증가형 스트링 선택트랜지스터의 게이트 산화막의 두께보다 감소시킴으로써, 종래 공유된 비트라인 셀에서의 문제점인 공정 마스크의 추가와 고집적화에 따른 스트링 선택트랜지스터를 통한 리드 전류의 감소 문제를 해결할 수 있다. 또한, 공유된 비트라인 셀에서 스트링 선택트랜지스터에 인가되는 리드전압을 Vcc와 0V에서 Vcc이상과 0V 이상으로 동작시킴으로써 셀 스트링 전류의 증가를 도모할 수 있다.
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公开(公告)号：KR1019970029867A
公开(公告)日：1997-06-26
申请号：KR1019950040257
申请日：1995-11-08
Applicant: 삼성전자주식회사
IPC: G11C17/00
Abstract: 셀 어레이(Cell Array)의 구조가 낸드(NAND)형으로 구성된 불휘발성 메모리 장치에서, 셀 스트링 잔류산포를 최소화한 낸드형 불휘발성 메모리 셀이 개시된다. 본 발명은 접지 선택 트랜지스터의 폭과 길이를 적절히 조절하여, 다시 말해 전비 선택 트랜지스터의 잔류 구동력을 각각의 메모리 셀의 상태에 따라 접지 선택 트랜지스터의 드레인 영역의 전류가 최소로 되는 때의 전류와 같거나 이보다는 조금 높게 조절함으로써, 스트링 전류를 저하시키지 않으면서 셀 전류의 분포를 균일하게 할 수 있다. 그 결과, 데이터의 오동작을 줄이고 데이터의 센싱 시간을 감소시켜 소자의 성능을 향상시키는 효과를 발휘한다.
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公开(公告)号：KR1019970003789A
公开(公告)日：1997-01-29
申请号：KR1019950016159
申请日：1995-06-17
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 소자분리 특성을 개선한 NAND형 불휘발성 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이는, 제1도전형의 반도체기판, 반도체기판의 비활성영역에 형성된 필드산화막, 필드산화막에 정합되어, 필드산화막 하부의 반도체기판에 형성된 제1도전형의 제1불순물영역, 필드산화막 하부의 반도체기판에 형성되며, 제1불순물영역에 둘러싸인 제1도전형의 제2불순물영역 및 필드산화막의 좌,우의 반도체기판에 형성된 제2도전형의 소오스/드레인을 포함하는 것을 특징으로 한다. 따라서, 종래에 비해 소자분리 특성을 개선할 수 있으며, 마스크 및 사진공정의 수를 줄일 수 있다.
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公开(公告)号：KR1020060087026A
公开(公告)日：2006-08-02
申请号：KR1020050007706
申请日：2005-01-27
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L27/0802 , H01L27/0629 , H01L29/8605
Abstract: 저항소자를 가지는 반도체 집적회로를 제공한다. 이 집적회로는 정온도계수(PTC;Positive Temperature Coefficeint)를 가지는 요소와 부온도계수(NTC;Negative Temperature Coefficient)를 가지는 요소가 직렬로 연결되어 온도계수가 상쇄된 저항소자를 가진다. 정온도계수를 가지는 확산저항과 부온도계수를 가지는 접촉저항이 직렬로 연결되어 온도계수가 상쇄되어 온도에 따른 저항값의 변화가 적은 저항소자를 제조할 수 있다.
온도계수, 확산저항, 접촉저항
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